از دوستان کسی میتونه تفاوت کاربردی این دو را توضیح بده؟و کتاب یا مرجعی برای هر کدوم معرفی کنه؟ممنون
-
-
پاسخ : تفاوت systemc وverilog system?
سلام مهندسنوشته اصلی توسط omid32
توی همین بخش چند بار در این باره توضیح داده شده. در کل:
زبان SystemVerilog قالبا برای Functional Verification استفاده میشه. این زبان قابل سنتز هست ولی بخش قابل توجهش قابل سنتز نیست. این زبان ،همونطور که از اسمش پیداست، کاملا از زبان Verilog پشتیبانی میکنه. از خصوصیات قابل توجهی که این زبون دار:
1- پشتیبانی از برنامه نویسی شی گرا مثل class ها، وراثت و....
2- امکان طراحی در سطوح بالا مثل امکان تعریف interface
3- امکانات ویژه برای پشتیبانی از Functional Verification مثل Functional Coverage، Code Coverage و...
4- پشتیبانی از Threads and Interprocess Communication ها مثل Semaphore ها، Threadها، Mailbox ها و....
یک کتاب خوب برای یاد گیری SystemVerilog :
https://www.dropbox.com/s/vi1ne7bqg5qz73h/Systemverilog%20verification.pdf
برای کار با خود زبان میتونی از نرمافزار Questasim استفاده کنی که دقیقا شبیه Modeslsim هست و تمام امکانات اون رو داره ولی امکانات بیشتری هم داره مثلا برای همون Functional Coverage امکاناتی تعبیه شده.
زبان SystemC اصولا برای Modeling هست و خیلی High Level طراحی شده. برای کار با این زبان باید C++ رو بلد باشین. این زبان قابل سنتز هست ولی synthesizer هاش معمولا خیلی گرون هستند. برای کار با این زبان میتونین از همون Modelsim و یا Questasim استفاده کنید. این زبان از یک Kernel و تعداد خیلی زیادی کتابخونه تشکیل شده به غیر از مورد سوم موارد بالا از بقیه موارد بسیار بهتر پشتیبانی میکنه. این زبان خیلی خیلی انعطاف پذیر هست و به راحتی میتونین مثلا اون مورد سوم رو هم خودتون ایجاد کنید. برای یادگیری از کتاب زیر استفاده کنید:
https://www.dropbox.com/s/oj185juu3vaxbzl/SystemC_v201_LRM.pdf
-
پاسخ : تفاوت systemc وverilog system?
ممنون.
کتاب system veriloge انتشارات springer هست؟
چون فایل توی drop boxنبود.
پی دی افشو پیداکردم.
:nice:دیدگاه
-
پاسخ : تفاوت systemc وverilog system?
سلامنوشته اصلی توسط omid32
آره مال انتشارت Springer هست. لینک DropBox رو 2رست کردم. این جدیدآترین ورژن هست.دیدگاه
دیدگاه