سلام .برنامه ای به زبان VHDL نوشتم ولی ERROR میده و منظورشا نمی فهمم .
بخشی از برنامه به صورت زیر است
process (clk)
variable analog_in_abs, analog_in_1 : real:=00.00;
variable a,analog_in_2 : integer:=0;
variable vasete_asli,vasete_1 : std_logic_vector(7 downto 0):=b"00000000";
variable vasete_2 : std_logic_vector (7 downto 0):=b"00000001";
variable vasete_3 : integer:=0;
variable analog_in_vasete : real:=00.00;
variable j : natural := 0;
--variable out_vasete:std_logic_vector;
begin

if (analog_in <-10.00) or (analog_in >10.00) then
analog_in_1 <= (analog_in * 25.50);--خطا
else
خطا--ا analog_in_1 <= analog_in;
end if;
if analog_in_1 <0.0 then
خطا--analog_in_abs <= - analog_in_1;
خطا--analog_in_vasete <= analog_in_abs;
else
analog_in_vasete<=analog_in_1 + 5.0;
end if;
خطاها
ROR:HDLParsers:410 - C:/Xilinx/bin/a/a.vhdl Line 32. Variable 'analog_in_1' analog_in_1 is at left hand side of signal assignment statement.
ERROR:HDLParsers:410 - C:/Xilinx/bin/a/a.vhdl Line 34. Variable 'analog_in_1' analog_in_1 is at left hand side of signal assignment statement.
ERROR:HDLParsers:410 - C:/Xilinx/bin/a/a.vhdl Line 37. Variable 'analog_in_abs' analog_in_abs is at left hand side of signal assignment statement.
ERROR:HDLParsers:410 - C:/Xilinx/bin/a/a.vhdl Line 38. Variable 'analog_in_vasete' analog_in_vasete is at left hand side of signal assignment statement.