ورود به حساب ثبت نام جدید فراموشی کلمه عبور
برای ورود به حساب کاربری خود، نام کاربری و کلمه عبورتان را در زیر وارد کرده و روی «ورود به سایت» کلیک کنید.





اگر فرم ورود برای شما نمایش داده نمیشود، اینجا را کلیک کنید.









اگر فرم ثبت نام برای شما نمایش داده نمی‌شود، اینجا را کلیک کنید.









اگر فرم بازیابی کلمه عبور برای شما نمایش داده نمی‌شود، اینجا را کلیک کنید.






جهت تبلیغ در وب سایت ECA کلیک کنید.

کاربران برچسب زده شده

نمایش نتایج: از 1 به 7 از 7
  1. #1
    2007/07/12
    85
    0

    مشکل با بلوکهای ترتیبی در ISE7.1i

    سلام
    من به تازگی با ISE 7.1i شروع کردم به کار با cpld وقتی مدار ترکیبی استفاده میکنم هیچ مشکلی نیست ولی تا یه کانتر تو شماتیک استفاده میکنم و پروگرم میکنم cpld نسبت به پالسهایی که میدم عکس العملی نشون نمیده :angry:قطعه مورد استفاده هم xc9572xl میباشد
    لطفا راهنماییم کنید
    ان الله مع الصابرین
  2. #2
    2008/02/23
    760
    4

    پاسخ : مشکل با بلوکهای ترتیبی در ISE7.1i

    با سلام
    دقیق بگویید مشکل شما چی است؟؟ این CPLD پین کلاک دارد (GCLK) آیا از این پین استفاده کردهآ*اید؟؟ اگر میآ*توانید کدهای HDL اینجا قرار دهید تا بهتر مشکل مشخص شود.
    من دوست دارم آزاد فکر کنم، نرمآ*افزارآ* و سختآ*افزارهای آزاد را به کار ببرم و اگر توانستم نرمآ*افزار، سختآ*افزار و محتوای آزاد درست کنم!
  3. #3
    2007/07/12
    85
    0

    پاسخ : مشکل با بلوکهای ترتیبی در ISE7.1i

    مرسی که جواب دادید
    نه من از این پایه ای که گفتید استفاده نکردم حتما باید از این پایه استفاده کنم؟
    لطفا بیشتر توضیح بدید
    ان الله مع الصابرین
  4. #4
    2008/02/23
    760
    4

    پاسخ : مشکل با بلوکهای ترتیبی در ISE7.1i

    نقل قول نوشته اصلی توسط Msun
    مرسی که جواب دادید
    نه من از این پایه ای که گفتید استفاده نکردم حتما باید از این پایه استفاده کنم؟
    لطفا بیشتر توضیح بدید
    با سلام
    بله تقریبا مطمئن هستم که کلاک کل سیستم رو باید به این پایهآ*ها متصل کنید. این سیگنال کلاک به تمام فلیپآ*فلاپآ*های سیستم متصل هستند. فکر کنم اگر از این پایهآ*ها استفاده نکنید ابزار سنتز کلاک را به گیتها معمول متصل کرده و route میآ*کند. در این حالت سیگنال کلاک دیگر تمیز و همزمان نیست.
    ** راستی چرا از ورژن خیلی قدیمی ISE استفاده میآ*کنید؟

    من دوست دارم آزاد فکر کنم، نرمآ*افزارآ* و سختآ*افزارهای آزاد را به کار ببرم و اگر توانستم نرمآ*افزار، سختآ*افزار و محتوای آزاد درست کنم!
  5. #5
    2007/07/12
    85
    0

    پاسخ : مشکل با بلوکهای ترتیبی در ISE7.1i

    دستتون درد نکنه تست میکنم نتیجه رو اطلاع میدم
    در مورد قدیمی بون نرم افزار هم این نسخه رو یکی از دوستام در اختیارم گذاشت تا باهاش شروع کنم الان هم دارم ise 9.2i رو دانلود میکنم البته به صورت خورد خورد :biggrin:
    ان الله مع الصابرین
  6. #6
    2007/07/12
    85
    0

    پاسخ : مشکل با بلوکهای ترتیبی در ISE7.1i

    سلام من طبق گفته شما از پایه GCLK استفاده کردم
    من از قسمت شماتیک استفاده کردم و این مدارو بستم

    با دادن پالس به کلاک ورودی در خروجیهای Q0 و Q1 سیگنال های در هم و بر همی دیده میشه و اصلا با سیگنال ورودی همزمانی نداره از ههمه بدتر خروجی گیت OR رو که میگیرم فرکانسش با فرکانس ورودی یکی نیست!!!
    کدهای VHDL که خود نرم افزار تولید کرده رو هم ایننجا میذارم کمک کنید...لطفا
    library ieee;
    use ieee.std_logic_1164.ALL;
    use ieee.numeric_std.ALL;
    -- synopsys translate_off
    library UNISIM;
    use UNISIM.Vcomponents.ALL;
    -- synopsys translate_on

    entity FTCE_MXILINX_counter0 is
    port ( C : in std_logic;
    CE : in std_logic;
    CLR : in std_logic;
    T : in std_logic;
    Q : out std_logic);
    end FTCE_MXILINX_counter0;

    architecture BEHAVIORAL of FTCE_MXILINX_counter0 is
    attribute BOX_TYPE : string ;
    signal TQ : std_logic;
    signal Q_DUMMY : std_logic;
    component XOR2
    port ( I0 : in std_logic;
    I1 : in std_logic;
    O : out std_logic);
    end component;
    attribute BOX_TYPE of XOR2 : component is "BLACK_BOX";

    component FDCE
    port ( C : in std_logic;
    CE : in std_logic;
    CLR : in std_logic;
    D : in std_logic;
    Q : out std_logic);
    end component;
    attribute BOX_TYPE of FDCE : component is "BLACK_BOX";

    begin
    Q <= Q_DUMMY;
    I_36_32 : XOR2
    port map (I0=>T,
    I1=>Q_DUMMY,
    O=>TQ);

    I_36_35 : FDCE
    port map (C=>C,
    CE=>CE,
    CLR=>CLR,
    D=>TQ,
    Q=>Q_DUMMY);

    end BEHAVIORAL;



    library ieee;
    use ieee.std_logic_1164.ALL;
    use ieee.numeric_std.ALL;
    -- synopsys translate_off
    library UNISIM;
    use UNISIM.Vcomponents.ALL;
    -- synopsys translate_on

    entity CB2CE_MXILINX_counter0 is
    port ( C : in std_logic;
    CE : in std_logic;
    CLR : in std_logic;
    CEO : out std_logic;
    Q0 : out std_logic;
    Q1 : out std_logic;
    TC : out std_logic);
    end CB2CE_MXILINX_counter0;

    architecture BEHAVIORAL of CB2CE_MXILINX_counter0 is
    attribute BOX_TYPE : string ;
    attribute HU_SET : string ;
    signal XLXN_1 : std_logic;
    signal Q0_DUMMY : std_logic;
    signal Q1_DUMMY : std_logic;
    signal TC_DUMMY : std_logic;
    component AND2
    port ( I0 : in std_logic;
    I1 : in std_logic;
    O : out std_logic);
    end component;
    attribute BOX_TYPE of AND2 : component is "BLACK_BOX";

    component VCC
    port ( P : out std_logic);
    end component;
    attribute BOX_TYPE of VCC : component is "BLACK_BOX";

    component FTCE_MXILINX_counter0
    port ( C : in std_logic;
    CE : in std_logic;
    CLR : in std_logic;
    T : in std_logic;
    Q : out std_logic);
    end component;

    attribute HU_SET of U0 : label is "U0_0";
    attribute HU_SET of U1 : label is "U1_1";
    begin
    Q0 <= Q0_DUMMY;
    Q1 <= Q1_DUMMY;
    TC <= TC_DUMMY;
    I_36_37 : AND2
    port map (I0=>Q1_DUMMY,
    I1=>Q0_DUMMY,
    O=>TC_DUMMY);

    I_36_47 : VCC
    port map (P=>XLXN_1);

    I_36_52 : AND2
    port map (I0=>CE,
    I1=>TC_DUMMY,
    O=>CEO);

    U0 : FTCE_MXILINX_counter0
    port map (C=>C,
    CE=>CE,
    CLR=>CLR,
    T=>XLXN_1,
    Q=>Q0_DUMMY);

    U1 : FTCE_MXILINX_counter0
    port map (C=>C,
    CE=>CE,
    CLR=>CLR,
    T=>Q0_DUMMY,
    Q=>Q1_DUMMY);

    end BEHAVIORAL;



    library ieee;
    use ieee.std_logic_1164.ALL;
    use ieee.numeric_std.ALL;
    -- synopsys translate_off
    library UNISIM;
    use UNISIM.Vcomponents.ALL;
    -- synopsys translate_on

    entity counter0 is
    port ( XLXN_7 : in std_logic;
    XLXN_37 : in std_logic;
    XLXN_39 : out std_logic;
    XLXN_40 : out std_logic;
    XLXN_41 : out std_logic;
    XLXN_42 : out std_logic;
    XLXN_43 : out std_logic);
    end counter0;

    architecture BEHAVIORAL of counter0 is
    attribute HU_SET : string ;
    attribute BOX_TYPE : string ;
    signal XLXN_1 : std_logic;
    component CB2CE_MXILINX_counter0
    port ( C : in std_logic;
    CE : in std_logic;
    CLR : in std_logic;
    CEO : out std_logic;
    Q0 : out std_logic;
    Q1 : out std_logic;
    TC : out std_logic);
    end component;

    component NOR2
    port ( I0 : in std_logic;
    I1 : in std_logic;
    O : out std_logic);
    end component;
    attribute BOX_TYPE of NOR2 : component is "BLACK_BOX";

    component OR2
    port ( I0 : in std_logic;
    I1 : in std_logic;
    O : out std_logic);
    end component;
    attribute BOX_TYPE of OR2 : component is "BLACK_BOX";

    attribute HU_SET of XLXI_1 : label is "XLXI_1_2";
    begin
    XLXI_1 : CB2CE_MXILINX_counter0
    port map (C=>XLXN_7,
    CE=>XLXN_37,
    CLR=>XLXN_1,
    CEO=>XLXN_42,
    Q0=>XLXN_40,
    Q1=>XLXN_41,
    TC=>XLXN_43);

    XLXI_4 : NOR2
    port map (I0=>XLXN_37,
    I1=>XLXN_37,
    O=>XLXN_1);

    XLXI_13 : OR2
    port map (I0=>XLXN_7,
    I1=>XLXN_7,
    O=>XLXN_39);

    end BEHAVIORAL;
    ان الله مع الصابرین
  7. #7
    2008/02/23
    760
    4

    پاسخ : مشکل با بلوکهای ترتیبی در ISE7.1i

    با سلام
    واقعا از این کانتر سر در نمی آورم. دقیقا این کانتر به چه صورت قرار است کار کند. کد vhdl هم از ماژولهای خود xilinx استفاده که من نمی دانم دقیق چی است (FDCE). راستی منظور شما از خروجی خراب چی است؟ البته قضیه متفاوت بودن کلاک ورودی و خروجی هم خیلی عجیب است. شما دقیقا دوتا کلاک رو روی اسیلوسکوپ مقایسه کردید؟ چه فرقی دارند؟؟
    من دوست دارم آزاد فکر کنم، نرمآ*افزارآ* و سختآ*افزارهای آزاد را به کار ببرم و اگر توانستم نرمآ*افزار، سختآ*افزار و محتوای آزاد درست کنم!
نمایش نتایج: از 1 به 7 از 7

موضوعات مشابه

  1. پایه های خشاب سیمکارت چه ترتیبی دارند؟
    توسط sorena01 در انجمن ماژول های شبکه و WIFI
    پاسخ: 1
    آخرين نوشته: 2018/11/06, 14:43
  2. پاسخ: 1
    آخرين نوشته: 2016/05/06, 08:58
  3. پاسخ: 1
    آخرين نوشته: 2015/05/15, 00:20
  4. پاسخ: 2
    آخرين نوشته: 2008/06/24, 21:04

کلمات کلیدی این موضوع

علاقه مندي ها (Bookmarks)

علاقه مندي ها (Bookmarks)

مجوز های ارسال و ویرایش

  • شما نمیتوانید موضوع جدیدی ارسال کنید
  • شما امکان ارسال پاسخ را ندارید
  • شما نمیتوانید فایل پیوست کنید.
  • شما نمیتوانید پست های خود را ویرایش کنید
  •