ورود به حساب ثبت نام جدید فراموشی کلمه عبور
برای ورود به حساب کاربری خود، نام کاربری و کلمه عبورتان را در زیر وارد کرده و روی «ورود به سایت» کلیک کنید.





اگر فرم ورود برای شما نمایش داده نمیشود، اینجا را کلیک کنید.









اگر فرم ثبت نام برای شما نمایش داده نمی‌شود، اینجا را کلیک کنید.









اگر فرم بازیابی کلمه عبور برای شما نمایش داده نمی‌شود، اینجا را کلیک کنید.






جهت تبلیغ در وب سایت ECA کلیک کنید.

کاربران برچسب زده شده

صفحه 1 از 2 12 آخرین
نمایش نتایج: از 1 به 10 از 12
  1. #1
    2009/08/11
    682
    70

    مشکل با process (vhdl)

    سلام
    من می خوام دستور process رو با لیست حساسیت تست کنم.
    این کدی که نوشتم :

    entity m2 is
    PORT (i1, i2 : in std_logic;
    o1 : out std_logic);
    end;

    architecture m2_arch of m2 is

    begin
    process(i1) is
    variable v :std_logic;
    begin
    v := i1 and i2;
    o1 <= v;
    end process;
    end;

    process باید به i1 حساس باشه و با تغییر i1 عمل and رو انجام بده. اما در عمل هم به i1 حساس و هم به i2.به جای variable، از signal هم استفاده کردم بارم همون شد.
    چرا؟
    (fpga رو تازه شروع کردم... xilinx ise و آی سی spartan3 ...)
    https://www.linkedin.com/in/mohammadhosseini69

    http://zakhar.blog.ir
  2. #2
    2010/06/24
    مشهد
    949
    5

    پاسخ : مشکل با process (vhdl)

    يعني چي؟ يعني اگه i1 تغيير نکنه و i2 تغيير کنه بازم process اجرا ميشه؟
    منظورم اينه که اول برنامه که اجرا مي کني و هنوز process شروع نشده، اگه i2 تغيير کنه بازم شروع ميشه؟
    دانش فني تا به عمل تبديل نشده، ذره اي ارزش نداره. اما بعضي وقت ها بايد از دانش براي باز کردن مرزهاي جديدي در علم استفاده کرد، نه اينکه اونها رو صرفاً فقط به عمل تبديل کرد.
  3. #3
    2008/09/13
    105
    1

    پاسخ : مشکل با process (vhdl)

    سلام
    با active چك كردم ، اشتباه ميكني. فقط حساسيت به همون ورودي تو پراسس وجود داره.

    { خلاف قوانین - پاک شد }
  4. #4
    2010/06/24
    مشهد
    949
    5

    پاسخ : مشکل با process (vhdl)

    نقل قول نوشته اصلی توسط mahdiks
    سلام
    با active چك كردم ، اشتباه ميكني. فقط حساسيت به همون ورودي تو پراسس وجود داره.

    به نظر هم همين ميرسه. مگه اينکه تو اختصاص پايه ها يه جايي اشتباه کرده باشي.
    اين active چيه؟
    دانش فني تا به عمل تبديل نشده، ذره اي ارزش نداره. اما بعضي وقت ها بايد از دانش براي باز کردن مرزهاي جديدي در علم استفاده کرد، نه اينکه اونها رو صرفاً فقط به عمل تبديل کرد.
  5. #5
    2009/08/11
    682
    70

    پاسخ : مشکل با process (vhdl)

    نقل قول نوشته اصلی توسط حامد پور آزاد
    يعني چي؟ يعني اگه i1 تغيير نکنه و i2 تغيير کنه بازم process اجرا ميشه؟
    منظورم اينه که اول برنامه که اجرا مي کني و هنوز process شروع نشده، اگه i2 تغيير کنه بازم شروع ميشه؟
    اول برنامه رو نمیدونم تست نکردم. اما به i2 که حساس هست.
    خروجی سنتز فقط یه گیت and میده. واسه لیست حساسیت چیزی درست نمیکنه!

    نقل قول نوشته اصلی توسط mahdiks
    سلام
    با active چك كردم ، اشتباه ميكني. فقط حساسيت به همون ورودي تو پراسس وجود داره.
    active hdl?
    سیمولیشن رو که بیخیال! من دارم عملی کار میکنم و بحث سنتز ...
    همونطور که گفتم شماتیک سنتز، فقط یه and داره!

    https://www.linkedin.com/in/mohammadhosseini69

    http://zakhar.blog.ir
  6. #6
    2008/09/13
    105
    1

    پاسخ : مشکل با process (vhdl)

    سلام
    با active HDL چك كردم عيبي نداشت.
    معمولا جدول درستي كه براي ريختن تو FPGA ساخته ميشه همين است كه در شبيه سازي نشون ميده .
    يعني اين رو روي FPGA ريختي و اينجوري جواب داده؟
    { خلاف قوانین - پاک شد }
  7. #7
    2009/08/11
    682
    70

    پاسخ : مشکل با process (vhdl)

    چیزی که در عمل روی fpga ریخته میشه مدار سنتز شده هست.

    سیمولیشن هم خوبه، اما خیلی ایده ال عمل میکنه

    مثلا دستور after
    اگه انتساب سیگنال رو با یه after مثلا 1000000 میکرو ثانیه ای انجام بدی نتیجه سیمولیشن و سنتز چیه؟ در عمل که نمیشه تاخیر رو تعریف کرد...

    لطفا خودتون این برنامه ای که گفتم (process) رو امتحان کنید....
    https://www.linkedin.com/in/mohammadhosseini69

    http://zakhar.blog.ir
  8. #8
    2008/09/13
    105
    1

    پاسخ : مشکل با process (vhdl)

    يك سري دستورات در VHDL وجود داره كه براي اينكه مدل درستي را بسازند بوجود اومده و اصلا سنتز نميشه.
    اين دستورايي زماني هم از اون مدلند.
    فقط اثرشون تو شبيه سازي ديده ميشه
    { خلاف قوانین - پاک شد }
  9. #9
    2008/08/04
    شيراز
    162
    1

    پاسخ : مشکل با process (vhdl)

    ولي من تا الان هر چي امتحان کردم عمليش با شبيه سازيش عين هم شده.راستي در عمل تاخير هم ميشه پياده کرد با روش هاي مختلف.
  10. #10
    2008/09/13
    105
    1

    پاسخ : مشکل با process (vhdl)

    تنها چيزي كه مدار منطقي از بيرون ممكنه براش مشخص باشه كلاك fpga .
    اگه زماني رو بخواهيد اندازه بگيريد بايد يه جوري بريد روي كلاك كار كنيد. تايمر بزاريد بشمريد و ...
    ولي مطمئنم كه اين دستوري كه after 50ns , اين جور دستورا در شبيه سازي ميان ولي در مدار پياده سازي نميشوند.
    روش چك كردن پياده سازي چنين دستوري رو اگه بفرماييد ميشه بهتر صحبت كرد.
    مثلا يك and طراحي كنيد كه خروجيش بعد از 10ms ظاهر بشه.
    { خلاف قوانین - پاک شد }
صفحه 1 از 2 12 آخرین
نمایش نتایج: از 1 به 10 از 12

موضوعات مشابه

  1. سوال مهم در مورد Process
    توسط marjan_kohandel در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 34
    آخرين نوشته: 2013/02/16, 19:32
  2. آيا مي توان از port map داخل process استفاده کرد؟
    توسط jimiweber در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 3
    آخرين نوشته: 2012/08/13, 00:24
  3. Electroless copper plating process مس نشانی بدون جریان برق
    توسط aliila در انجمن مدار چاپی (PCB)
    پاسخ: 10
    آخرين نوشته: 2012/01/08, 08:31
  4. Asic Vhdl Basic Ans Lab_Vhdl Examples_microprocessor (VHDL)desingn
    توسط امیرعلی بلورچیان در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 0
    آخرين نوشته: 2007/01/03, 23:10
  5. Open-Source Robotics and Process Control Cookbook -- Designi
    توسط فرشاد اکرمی در انجمن رباتيك و مكاترونيك
    پاسخ: 0
    آخرين نوشته: 2006/09/24, 00:02

کلمات کلیدی این موضوع

علاقه مندي ها (Bookmarks)

علاقه مندي ها (Bookmarks)

مجوز های ارسال و ویرایش

  • شما نمیتوانید موضوع جدیدی ارسال کنید
  • شما امکان ارسال پاسخ را ندارید
  • شما نمیتوانید فایل پیوست کنید.
  • شما نمیتوانید پست های خود را ویرایش کنید
  •