ورود به حساب ثبت نام جدید فراموشی کلمه عبور
برای ورود به حساب کاربری خود، نام کاربری و کلمه عبورتان را در زیر وارد کرده و روی «ورود به سایت» کلیک کنید.





اگر فرم ورود برای شما نمایش داده نمیشود، اینجا را کلیک کنید.









اگر فرم ثبت نام برای شما نمایش داده نمی‌شود، اینجا را کلیک کنید.









اگر فرم بازیابی کلمه عبور برای شما نمایش داده نمی‌شود، اینجا را کلیک کنید.






جهت تبلیغ در وب سایت ECA کلیک کنید.

کاربران برچسب زده شده

نمایش نتایج: از 1 به 3 از 3
  1. #1
    2007/03/23
    زاهدان
    497
    25

    کمک در مورد verilog

    من نياز به راهنمايي در مورد نوشتن يک ماژول با زبان verilogبراي تقسيم فرکانس ورودي بصورت 1/2و1/4و1/8 دارم.تا جايي که من تحقيق کردم با استفاده از فليپ فلاپ د ميشه اين کار را کرد.يه چيزي هايي هم نوشتم اما ايراد مي گرفت توي نرم افزار
    هر گاه خداوند تو را به لبه پرتگاه هدايت کرد به خدا اطمينان کن،يا تو را از پشت خواهد گرفت يا به تو پرواز کردن خواهد آموخت.
  2. #2
    2009/08/11
    682
    70

    پاسخ : کمک در مورد verilog

    من این کد نوشتم :

    module ClkDiv(Clk_In, ClkDiv2, ClkDiv4, ClkDiv8, ResetL);
    input Clk_In;
    output ClkDiv2;
    output ClkDiv4;
    output ClkDiv8;
    input ResetL;
    reg ClkDiv2;
    reg ClkDiv4;
    reg ClkDiv8;
    reg Counter1;
    reg [1:0]Counter2;

    always @(posedge Clk_In or negedge ResetL)
    if (!ResetL)
    ClkDiv2 <= 0;
    else
    ClkDiv2 <= ~ClkDiv2;

    always @(posedge Clk_In or negedge ResetL)
    if (!ResetL) begin
    ClkDiv4 <= 0;
    Counter1 <= 0;
    end
    else begin
    if (Counter1 == 1)
    ClkDiv4 <= ~ClkDiv4;
    Counter1 <= ~Counter1;
    end

    always @(posedge Clk_In or negedge ResetL)
    if (!ResetL) begin
    ClkDiv8 <= 0;
    Counter2 <= 0;
    end
    else begin
    if (Counter2 == 3)
    ClkDiv8 <= ~ClkDiv8;
    Counter2 <= Counter2 + 1;
    end

    endmodule
    https://www.linkedin.com/in/mohammadhosseini69

    http://zakhar.blog.ir
  3. #3
    2008/09/02
    اصفهان
    1,897
    37

    پاسخ : کمک در مورد verilog

    خوب عزیز من یک کانتر بگیر که بر اساس پالس ورودی بشمره. بیت صفر اش میشه تقسیم بر 2و بیت 1 میشه تقسیم به چهار و غیره.
    مثلا:


    کد:
    module ClkDiv(clkIn, clkOut2, clkOut4, clkOut8)
     input clkIn;
     output clkOut2, clkOut4, clkOut8;
    
     reg[2:0] cntr;
    
     assign clkOut2 = cntr[0];
     assign clkOut4 = cntr[1];
     assign clkOut8 = cntr[2];
     
     always @(posedge clkIn)
     begin
       reg <= reg + 1;
     end
    endmodule

نمایش نتایج: از 1 به 3 از 3

موضوعات مشابه

  1. Verilog VS VHDL ?
    توسط mehran901 در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 1
    آخرين نوشته: 2016/02/16, 19:19
  2. فرق verilog و system verilog
    توسط shayanb2004 در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 0
    آخرين نوشته: 2010/01/09, 23:53
  3. RSA in Verilog
    توسط HAMED80IR در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 11
    آخرين نوشته: 2009/05/06, 00:29
  4. سوال در مورد verilog
    توسط m.r.M.R در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 6
    آخرين نوشته: 2009/02/20, 12:32
  5. یک پروژه با Verilog
    توسط aragon19 در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 4
    آخرين نوشته: 2009/01/04, 20:58

کلمات کلیدی این موضوع

علاقه مندي ها (Bookmarks)

علاقه مندي ها (Bookmarks)

مجوز های ارسال و ویرایش

  • شما نمیتوانید موضوع جدیدی ارسال کنید
  • شما امکان ارسال پاسخ را ندارید
  • شما نمیتوانید فایل پیوست کنید.
  • شما نمیتوانید پست های خود را ویرایش کنید
  •