ورود به حساب ثبت نام جدید فراموشی کلمه عبور
برای ورود به حساب کاربری خود، نام کاربری و کلمه عبورتان را در زیر وارد کرده و روی «ورود به سایت» کلیک کنید.





اگر فرم ورود برای شما نمایش داده نمیشود، اینجا را کلیک کنید.









اگر فرم ثبت نام برای شما نمایش داده نمی‌شود، اینجا را کلیک کنید.









اگر فرم بازیابی کلمه عبور برای شما نمایش داده نمی‌شود، اینجا را کلیک کنید.






جهت تبلیغ در وب سایت ECA کلیک کنید.

کاربران برچسب زده شده

نمایش نتایج: از 1 به 6 از 6

موضوع: اشکال در vhdl

  1. #1
    2009/07/30
    67
    0

    اشکال در vhdl

    اگه
    ما داشته باشیم
    tmp: std_logic_vector(23 downto 0

    و بخواهیم که
    tmp=z
    بشه باید چی بنویسیم؟
  2. #2
    2011/05/12
    366
    9

    پاسخ : اشکال در vhdl

    نقل قول نوشته اصلی توسط anea2801
    اگه
    ما داشته باشیم
    tmp: std_logic_vector(23 downto 0

    و بخواهیم که
    tmp=z
    بشه باید چی بنویسیم؟
    خیلی چیزا میشه نوشت مثلا:
    for i in 23 downto 0 loop
    tmp(i) <= 'Z';
    end loop;
    اسمایل، تومورو ویل بی وُرس
  3. #3
    2009/07/30
    67
    0

    پاسخ : اشکال در vhdl

    نقل قول نوشته اصلی توسط ژوپیتر
    خیلی چیزا میشه نوشت مثلا:
    for i in 23 downto 0 loop
    tmp(i) <= 'Z';
    end loop;
    البته منظورم با حلقه و ....نبود
    میخاستم از مقدار دهی مستقیم استفاده کنم
  4. #4
    2011/05/12
    366
    9

    پاسخ : اشکال در vhdl

    نقل قول نوشته اصلی توسط anea2801
    البته منظورم با حلقه و ....نبود
    میخاستم از مقدار دهی مستقیم استفاده کنم
    نوشتن حلقه هیچ فرقی در ساختار نهایی با مقدار دهی مستقیم نداره:
    tmp <= "ZZZZZZZZZZZZZZZZZZZZZZZZ"
    اسمایل، تومورو ویل بی وُرس
  5. #5
    2009/07/30
    67
    0

    پاسخ : اشکال در vhdl

    نقل قول نوشته اصلی توسط ژوپیتر
    نوشتن حلقه هیچ فرقی در ساختار نهایی با مقدار دهی مستقیم نداره:
    tmp <= "ZZZZZZZZZZZZZZZZZZZZZZZZ"
    ولی خوب حلقه تو fpga
    میاد یک فلیپ فلاپ میسازه این ایرادش هست. :sad:
  6. #6
    2011/05/12
    366
    9

    پاسخ : اشکال در vhdl

    نقل قول نوشته اصلی توسط anea2801
    ولی خوب حلقه تو fpga
    میاد یک فلیپ فلاپ میسازه این ایرادش هست. :sad:
    بستگی به قوانینی داره که برای Optimization تعریف کردید، البته تایمینگ هم بی تاثیر نیست.
    For loop دقیقا به صورت زیر سنتز میشه:

    for i in 23 downto 0 loop
    tmp(i) <= 'Z';
    end loop;

    برابر است با

    tmp(0) <= 'Z';
    tmp(1) <= 'Z';
    tmp(2) <= 'Z';
    tmp(3) <= 'Z';
    ....
    tmp(23) <= 'Z';

    و فرقی با نوشته قبلی که برابر:
    tmp <= "ZZZZZZZZZZZZZZZZZZZZZZZZ"
    نداره و از نظر منطقی همه با هم برابرن و فقط قوانین تعریف شده برای سنتز میتونه برای هر کدوم متفاوت تعریف شه، همونطور که یک مدار منطقی رو به روشهای مختلفی میشه پیاده سازی کرد.
    اسمایل، تومورو ویل بی وُرس
نمایش نتایج: از 1 به 6 از 6

موضوعات مشابه

  1. vhdl
    توسط amirrezajavidan در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 4
    آخرين نوشته: 2015/02/15, 12:22
  2. اشکال برنامه VHDL
    توسط RoboRazi در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 12
    آخرين نوشته: 2013/11/06, 20:18
  3. اشکال در vhdl
    توسط anea2801 در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 0
    آخرين نوشته: 2011/07/25, 14:03
  4. هلپ vhdl
    توسط farhad_year2004 در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 3
    آخرين نوشته: 2008/08/03, 04:40
  5. Asic Vhdl Basic Ans Lab_Vhdl Examples_microprocessor (VHDL)desingn
    توسط امیرعلی بلورچیان در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 0
    آخرين نوشته: 2007/01/03, 23:10

کلمات کلیدی این موضوع

علاقه مندي ها (Bookmarks)

علاقه مندي ها (Bookmarks)

مجوز های ارسال و ویرایش

  • شما نمیتوانید موضوع جدیدی ارسال کنید
  • شما امکان ارسال پاسخ را ندارید
  • شما نمیتوانید فایل پیوست کنید.
  • شما نمیتوانید پست های خود را ویرایش کنید
  •