اشکال در vhdl

[anea2801]

اگه
ما داشته باشیم
tmp: std_logic_vector(23 downto 0

و بخواهیم که
tmp=z
بشه باید چی بنویسیم؟

[ژوپیتر]

پاسخ : اشکال در vhdl

اگه
ما داشته باشیم
tmp: std_logic_vector(23 downto 0

و بخواهیم که
tmp=z
بشه باید چی بنویسیم؟

خیلی چیزا میشه نوشت مثلا:

for i in 23 downto 0 loop
tmp(i) <= 'Z';
end loop;

[anea2801]

پاسخ : اشکال در vhdl

خیلی چیزا میشه نوشت مثلا:

for i in 23 downto 0 loop
tmp(i) <= 'Z';
end loop;

البته منظورم با حلقه و ....نبود
میخاستم از مقدار دهی مستقیم استفاده کنم

[ژوپیتر]

پاسخ : اشکال در vhdl

البته منظورم با حلقه و ....نبود
میخاستم از مقدار دهی مستقیم استفاده کنم

نوشتن حلقه هیچ فرقی در ساختار نهایی با مقدار دهی مستقیم نداره:

tmp <= "ZZZZZZZZZZZZZZZZZZZZZZZZ"

[anea2801]

پاسخ : اشکال در vhdl

نوشتن حلقه هیچ فرقی در ساختار نهایی با مقدار دهی مستقیم نداره:

tmp <= "ZZZZZZZZZZZZZZZZZZZZZZZZ"

ولی خوب حلقه تو fpga
میاد یک فلیپ فلاپ میسازه این ایرادش هست. :sad:

[ژوپیتر]

پاسخ : اشکال در vhdl

ولی خوب حلقه تو fpga
میاد یک فلیپ فلاپ میسازه این ایرادش هست. :sad:

بستگی به قوانینی داره که برای Optimization تعریف کردید، البته تایمینگ هم بی تاثیر نیست.
For loop دقیقا به صورت زیر سنتز میشه:

for i in 23 downto 0 loop
tmp(i) <= 'Z';
end loop;

برابر است با

tmp(0) <= 'Z';
tmp(1) <= 'Z';
tmp(2) <= 'Z';
tmp(3) <= 'Z';
....
tmp(23) <= 'Z';

و فرقی با نوشته قبلی که برابر:

tmp <= "ZZZZZZZZZZZZZZZZZZZZZZZZ"

نداره و از نظر منطقی همه با هم برابرن و فقط قوانین تعریف شده برای سنتز میتونه برای هر کدوم متفاوت تعریف شه، همونطور که یک مدار منطقی رو به روشهای مختلفی میشه پیاده سازی کرد.