اطلاعیه

Collapse
No announcement yet.

شبیه سازی برنامه در Active HDL 8 برای Verilog؟؟؟

Collapse
X
 
  • فیلتر
  • زمان
  • Show
Clear All
new posts

    شبیه سازی برنامه در Active HDL 8 برای Verilog؟؟؟

    سلام دوستان
    بنده یه برنامه به زبان وریلاگ توی نرم افزار اکتیو اچ دی ال 8 نوشتم که توش ماژول تاپ برای سیگنال دِهیِ شبیه سازی هم لحاظ شده و حالا میخوام که یه خروجی به عنوان شبیه سازی ازش بگیرم اما متاسفانه موفق نمیشم! البته درستش اینه که با این نرم افزار آشنا نیستم!
    دوستان اگه ممکنه محبت کنید و بنده رو یه راهنمایی بفرمایید!

    ماژول تاپ برنامه برای یک مالتی پلکسر 4 به 1:
    module top;
    reg i1,i2,i3,i4,s1,s2;
    wire out;
    mux41 mux1(out,i1,i2,i3,i4,s1,s2);
    initial begin
    $monitor ($time," i1 is %b , i2 is %b , i3 is %b , i4 is %b , s1 is %b , s2 is %b " , i1,i2,i3,i4,s1,s2);
    i1=1;i2=0;i3=1;i4=1;
    s2=1;s1=0;
    #2 s2=0;
    #3 s1=1;
    #2 s2=1;s1=1;
    #1 i4=0;
    end
    endmodule

    #2
    پاسخ : شبیه سازی برنامه در Active HDL 8 برای Verilog؟؟؟

    سلام
    به نظر برنامت درست میاد
    بهتره initial اول رو با end ببندی و برای مقادیر یه begin دیگه با initial دیگه وا کنی
    اکتیو hdl از این مشکل ها گاها داره
    نتیجه رو بگو
    موفق باشی

    دیدگاه


      #3
      پاسخ : شبیه سازی برنامه در Active HDL 8 برای Verilog؟؟؟

      کسی نحوه استفاده از دستور +access رو میدونه ؟
      دعایم کنید که شاید به واسطه ی دعای خیر شما مشکلاتم حل شود .

      دیدگاه


        #4
        پاسخ : شبیه سازی برنامه در Active HDL 8 برای Verilog؟؟؟

        سلام
        کسی هست بدونه چرا Active HDL شکل موج ها رو تولید نمی کنه ؟


        اینم برنامه ای که نوشتم :

        http://www.mediafire.com/?78lq3dz2xxdm07i
        دعایم کنید که شاید به واسطه ی دعای خیر شما مشکلاتم حل شود .

        دیدگاه


          #5
          پاسخ : شبیه سازی برنامه در Active HDL 8 برای Verilog؟؟؟

          یعنی کسی نیست ما رو راهنمایی کنه !؟
          دعایم کنید که شاید به واسطه ی دعای خیر شما مشکلاتم حل شود .

          دیدگاه


            #6
            پاسخ : شبیه سازی برنامه در Active HDL 8 برای Verilog؟؟؟

            برای ایجاد سیگنال های تست بدون برنامه نویسی می پرسه چرا +access رو استفاده نکردید .
            دعایم کنید که شاید به واسطه ی دعای خیر شما مشکلاتم حل شود .

            دیدگاه


              #7
              پاسخ : شبیه سازی برنامه در Active HDL 8 برای Verilog؟؟؟

              سلام
              به نتیجه ای رسیدی شما؟منم دقیقا همین مشکلو دارم

              دیدگاه

              لطفا صبر کنید...
              X