ورود به حساب ثبت نام جدید فراموشی کلمه عبور
برای ورود به حساب کاربری خود، نام کاربری و کلمه عبورتان را در زیر وارد کرده و روی «ورود به سایت» کلیک کنید.





اگر فرم ورود برای شما نمایش داده نمیشود، اینجا را کلیک کنید.









اگر فرم ثبت نام برای شما نمایش داده نمی‌شود، اینجا را کلیک کنید.









اگر فرم بازیابی کلمه عبور برای شما نمایش داده نمی‌شود، اینجا را کلیک کنید.






جهت تبلیغ در وب سایت ECA کلیک کنید.

کاربران برچسب زده شده

نمایش نتایج: از 1 به 8 از 8
  1. #1
    2009/09/27
    1,128
    38

    شبيه سازي FPGA

    سلام دوستان
    من ميخوام کار با FPGA رو شروع کنم .
    وقتي اومدم تو برنامه Model sim شبيه سازيش کنم ( مثل AVR تو پروتئوس ) شبيه سازي نمي شد.
    از دوستان کسي ميدونه چطور ميشه شبيه سازيش کرد ؟
    و در ضمن اينکه Test Bench چيه و ما واسه چي بايد اونو هم بنويسيم ؟
    Test bench رو با چه برنامه اي بايد نوشت ؟
    مرسي
    ---------
    .
    .
    ...........
  2. #2
    2011/04/23
    822
    5

    پاسخ : شبيه سازي FPGA

    نقل قول نوشته اصلی توسط ajapyy
    سلام دوستان
    من ميخوام کار با FPGA رو شروع کنم .
    وقتي اومدم تو برنامه Model sim شبيه سازيش کنم ( مثل AVR تو پروتئوس ) شبيه سازي نمي شد.
    از دوستان کسي ميدونه چطور ميشه شبيه سازيش کرد ؟
    و در ضمن اينکه Test Bench چيه و ما واسه چي بايد اونو هم بنويسيم ؟
    Test bench رو با چه برنامه اي بايد نوشت ؟
    مرسي
    با modelsim کار نکردم، فکر می کنم حرفه ای ترین شبیه ساز همین برنامه باشه، اما یه برنامه ساده تر هست به نام Active HDL که با اون برنامه می نوشتم و شبیه سازی می کردم، البته این بحث مال دو-سه سال پیشه و الان چیز زیادی ازش یادم نمونده!
    تست بنچ هم یه کدی هست که شما بعد از این که entity و architecture هات رو نوشتی، میایی و با تعریف سیگنال ها و ورودی هایی و وقدار دادن به اون ها صحت برنامه نوشته شده رو چک می کنی
    [size=10pt]اونچيزي که در دانشگاه ياد ميگيريد، "الفبايي" هست براي نوشتن يک "رمان" !! [/size]
  3. #3
    2011/12/03
    کرج
    449
    9

    پاسخ : شبيه سازي FPGA

    سلام من یک آموزش مقدماتی برای Modelsim نوشتم که می توانید از لینک زیر دانلودش کنید
    http://www.eca.ir/forum2/index.php?topic=62946.0
    معجزه اين است که هرچه داشته هايت را بيشتر با ديگران سهيم شوي،داراتر مي شوي (لئونارد نيموي)
    اگر مغزانسان،چنان ساده مي بود که ما از آن سر در مي آورديم،هنوز چنان احمق بوديم که هيچ از آن سر در نمي آورديم!
    [size=10pt]

    مهمان عزیز شما حق دیدن لینک ها را ندارید

    عضویت

    [/size]
  4. #4
    2009/09/27
    1,128
    38

    پاسخ : شبيه سازي FPGA

    کمي با modelsim و active hdl کار کردم
    اما هنوز نمي دونم چه جور شبيه سازي اجرا ميشه
    مثلا تو يه برنامه که دو تا ورودي با هم and ميشن چه جور ميشه به ورودي ها مقدار داد يعني مثلا يکي
    رو يه پالس با فرکانس 1meg و اون يکي رو پالس ديگه با فرکانس 2meg داد ؟
    مرسي
    ---------
    .
    .
    ...........
  5. #5
    2011/04/23
    822
    5

    پاسخ : شبيه سازي FPGA

    نقل قول نوشته اصلی توسط ajapyy
    کمي با modelsim و active hdl کار کردم
    اما هنوز نمي دونم چه جور شبيه سازي اجرا ميشه
    مثلا تو يه برنامه که دو تا ورودي با هم and ميشن چه جور ميشه به ورودي ها مقدار داد يعني مثلا يکي
    رو يه پالس با فرکانس 1meg و اون يکي رو پالس ديگه با فرکانس 2meg داد ؟
    مرسي
    متاسفانه مدت زیادیه که کار نکردم و دیگه فراموش کردم
    اما اون شبیه سازی که ما میکردیم دقیقا به صورت کد نویسی بود، یعنی علاوه بر کد برنامه یه کد تست بنچ هم می نوشتیم برای شبیه سازی و داخل اون ورودی و خروجی های قطعمون رو port میکردیم و با تعریف سیگنال هایی و مقدار دادن به اون ها خروجی رو به صورت waveform می دیدیم(توسط Active HDL)

    به عنوان مثال کد یک لچ به همراه تست بنچش رو میذارم تا یک دید کلی نسبت به موضوع داشته باشید:

    کد:
    library ieee ; use ieee.std_logic_1164.all; -------------------------------------------- entity D_latch is port( data_in: in std_logic; enable: in std_logic; data_out: out std_logic ); end D_latch; -------------------------------------------- architecture behv of D_latch is begin -- compare this to D flipflop process(data_in, enable) begin if (enable='1') then -- no clock signal here data_out <= data_in; end if; end process; end behv;
    اینم تست بنچ:

    کد:
    library ieee; use ieee.std_logic_1164.all; entity latch_TB is -- entity declaration end latch_TB; ------------------------------------------------------------------- architecture TB of latch_TB is signal T_data_in: std_logic; signal T_enable: std_logic; signal T_data_out: std_logic; component D_latch port( data_in: in std_logic; enable: in std_logic; data_out: out std_logic ); end component; begin U_latch: D_latch port map (T_data_in, T_enable, T_data_out); process variable err_cnt: integer := 0; begin T_data_in <= '1'; T_enable <= '0'; wait for 20 ns; -- case 1 T_enable <= '1'; wait for 5 ns; assert(T_data_out='1') report "Error1!" severity error; if (T_data_out/='1') then err_cnt := err_cnt + 1; end if; -- case 2 T_data_in <= '0'; wait for 20 ns; assert(T_data_out='0') report "Error2!" severity error; if (T_data_out/='0') then err_cnt := err_cnt + 1; end if; -- case 3 T_data_in <= '1'; wait for 20 ns; assert(T_data_out='1') report "Error3!" severity error; if (T_data_out/='1') then err_cnt := err_cnt + 1; end if; -- case 4 T_enable <= '0'; T_data_in <= '0'; wait for 20 ns; assert(T_data_out='1') report "Error4!" severity error; if (T_data_out/='1') then err_cnt := err_cnt + 1; end if; -- case 5 T_enable <= '1'; wait for 5 ns; assert(T_data_out='0') report "Error5!" severity error; if (T_data_out/='0') then err_cnt := err_cnt + 1; end if; -- summary of all the tests if (err_cnt=0) then assert false report "Testbench of Adder completed successfully!" severity note; else assert true report "Something wrong, try again" severity error; end if; wait; end process; end TB; -------------------------------------------------------------------- configuration CFG_TB of latch_TB is for TB end for; end CFG_TB; ---------------------------------------------------------------------
    ببخشید دیگه چیز زیادی یادم نمونده تا بیشتر راهنماییتون کنم :redface: اگه از کد بالا چیز زیادی متوجه نشدید یک جزوه یا کتاب آموزش VHDL مطالعه بفرمایید تا اصول دستتون بیاد

    [size=10pt]اونچيزي که در دانشگاه ياد ميگيريد، "الفبايي" هست براي نوشتن يک "رمان" !! [/size]
  6. #6
    2012/06/06
    3
    0

    پاسخ : شبيه سازي FPGA

    سلام چرا از ise استفاده نمی کنید؟
    شما راحت می تونید باهاس test bench بسازید برای شبیه سازی هاتون.
    و مقادیر را به پایه هاتون بدید از طرفی می تونید پایه کلاک داشته باشید و هم فرکانس کلاک را خودتون مشخص کنید و نیاز هم نیست که مقداری که به پایه ها می دید ضریبی از فرکانس باشه .
    اگر در مورد ise سوالی داشتید بیشتر می تونم کمکتون کنم . :nerd:
    موفق باشید یاعلی
  7. #7
    2009/09/27
    1,128
    38

    پاسخ : شبيه سازي FPGA

    تو ise يه مدار ساده ديجيتال که دو تا ورودي با هم and ميشن رو چطور ميشه بهشون ورودي مثل کلاک داد يکي دو مگاهرتز و يکي 4 مگاهرتز ؟
    ---------
    .
    .
    ...........
  8. #8
    2011/03/13
    84
    0

    پاسخ : شبيه سازي FPGA

    سلام
    این یکمی کمکتون میکنه:

    مهمان عزیز شما حق دیدن لینک ها را ندارید

    عضویت

نمایش نتایج: از 1 به 8 از 8

موضوعات مشابه

  1. شبيه سازي ويژوالي پروژه هاي fpga
    توسط mehdi_mohandes در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 11
    آخرين نوشته: 2015/02/27, 15:02
  2. پاسخ: 2
    آخرين نوشته: 2014/07/10, 19:23
  3. شبيه سازي fpga در کامپيوتر
    توسط ajapyy در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 2
    آخرين نوشته: 2011/08/28, 22:52
  4. پاسخ: 2
    آخرين نوشته: 2009/12/15, 18:29
  5. شبيه سازي
    توسط jalil_211 در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 2
    آخرين نوشته: 2009/01/22, 18:31

کلمات کلیدی این موضوع

علاقه مندي ها (Bookmarks)

علاقه مندي ها (Bookmarks)

مجوز های ارسال و ویرایش

  • شما نمیتوانید موضوع جدیدی ارسال کنید
  • شما امکان ارسال پاسخ را ندارید
  • شما نمیتوانید فایل پیوست کنید.
  • شما نمیتوانید پست های خود را ویرایش کنید
  •