ورود به حساب ثبت نام جدید فراموشی کلمه عبور
برای ورود به حساب کاربری خود، نام کاربری و کلمه عبورتان را در زیر وارد کرده و روی «ورود به سایت» کلیک کنید.





اگر فرم ورود برای شما نمایش داده نمیشود، اینجا را کلیک کنید.









اگر فرم ثبت نام برای شما نمایش داده نمی‌شود، اینجا را کلیک کنید.









اگر فرم بازیابی کلمه عبور برای شما نمایش داده نمی‌شود، اینجا را کلیک کنید.






جهت تبلیغ در وب سایت ECA کلیک کنید.

کاربران برچسب زده شده

نمایش نتایج: از 1 به 10 از 10
  1. #1
    2008/01/02
    171
    0

    نحوه تنظيم پين ها در xc9572

    سلام

    من وقتي با FPGA کار ميکردم-توي planahed پين هارو تنظيم ميکردم

    الان با cpld کار ميکنم-نميدونم پين هارو بايد چجوري تنظيم کرد
    ميشه راهنمايي کنيد
  2. #2
    2010/06/24
    مشهد
    949
    5

    پاسخ : نحوه تنظيم پين ها در xc9572

    نقل قول نوشته اصلی توسط مرجان کهندل
    سلام

    من وقتي با FPGA کار ميکردم-توي planahed پين هارو تنظيم ميکردم

    الان با cpld کار ميکنم-نميدونم پين هارو بايد چجوري تنظيم کرد
    ميشه راهنمايي کنيد
    نرم افزارت چيه؟
    توي ISE از توي User Constraints مي توني Floorplan IO رو باز کني.
    دانش فني تا به عمل تبديل نشده، ذره اي ارزش نداره. اما بعضي وقت ها بايد از دانش براي باز کردن مرزهاي جديدي در علم استفاده کرد، نه اينکه اونها رو صرفاً فقط به عمل تبديل کرد.
  3. #3
    2008/01/02
    171
    0

    پاسخ : نحوه تنظيم پين ها در xc9572

    نقل قول نوشته اصلی توسط حامد پور آزاد
    نرم افزارت چيه؟
    توي ISE از توي User Constraints مي توني Floorplan IO رو باز کني.
    با ise کار ميکنم-فقط نميدونم چرا اين floorplan وقتي باز ميشه براي يه کانتر 8 بيتي مياد 256 تا خروجي درنظر ميگيره.ولي planahed اينجوري نبود.کاملا 8 بيت و 8 تا خروجي داره
  4. #4
    2010/06/24
    مشهد
    949
    5

    پاسخ : نحوه تنظيم پين ها در xc9572

    نقل قول نوشته اصلی توسط مرجان کهندل
    با ise کار ميکنم-فقط نميدونم چرا اين floorplan وقتي باز ميشه براي يه کانتر 8 بيتي مياد 256 تا خروجي درنظر ميگيره.ولي planahed اينجوري نبود.کاملا 8 بيت و 8 تا خروجي داره
    نه، نبايد اين طوري اشتباه کنه، اگه اين طوري اشتباه مي کنه فکر مي کنم که بايد موقع کد نوشتن تو نوشتن بيت هاي ورودي و خروجي اشتباه کرده باشي. البته من توي VHDL تقريباً تازه کارم، ممکنه مشکل ديگه اي باشه، ولي چيزي که به نظرم مي رسه همينه.
    دانش فني تا به عمل تبديل نشده، ذره اي ارزش نداره. اما بعضي وقت ها بايد از دانش براي باز کردن مرزهاي جديدي در علم استفاده کرد، نه اينکه اونها رو صرفاً فقط به عمل تبديل کرد.
  5. #5
    2008/01/02
    171
    0

    پاسخ : نحوه تنظيم پين ها در xc9572

    نقل قول نوشته اصلی توسط حامد پور آزاد
    نه، نبايد اين طوري اشتباه کنه، اگه اين طوري اشتباه مي کنه فکر مي کنم که بايد موقع کد نوشتن تو نوشتن بيت هاي ورودي و خروجي اشتباه کرده باشي. البته من توي VHDL تقريباً تازه کارم، ممکنه مشکل ديگه اي باشه، ولي چيزي که به نظرم مي رسه همينه.
    آخه تو fpga همين کانتر رو ميزارم و تو planahed کاملا 8 تا خروجي داره

    کسي نميدونه چرا؟ :cry2:
  6. #6
    2008/01/02
    171
    0

    پاسخ : نحوه تنظيم پين ها در xc9572

    نقل قول نوشته اصلی توسط مرجان کهندل
    آخه تو fpga همين کانتر رو ميزارم و تو planahed کاملا 8 تا خروجي داره

    کسي نميدونه چرا؟ :cry2:
    الان اين برنامه رو نوشتم
    پين ها درست شد.اما تو isim کلاک دارم ولي کانت ندارم


    library IEEE;
    use IEEE.STD_LOGIC_1164.ALL;
    use IEEE.STD_LOGIC_arith.ALL;

    entity counter is
    Port ( clk : in STD_LOGIC;
    q : buffer STD_LOGIC_VECTOR (7 downto 0));
    end counter;

    architecture Behavioral of counter is

    begin
    process (clk)
    variable i : integer range 0 to 255;
    begin
    if(clk'event and clk='1&#039 then
    q<=unsigned(q)+1;

    end if;
    end process;
    end Behavioral;
  7. #7
    2012/08/03
    تهران
    19
    0

    پاسخ : نحوه تنظيم پين ها در xc9572

    سلام :rolleyes:
    همون جایی که i رو integer تعریف کردید تو process میتونید i رو با 1 جمع کنید اینطوری
    library ieee;
    use ieee.std_logic_1164.all;
    use ieee.std_logic_arith.all;
    use ieee.std_logic_unsigned.all;
    -------------------------------------------
    architecture behavioral of counter is
    begin
    process(clk)
    variable i:integer range 0 to 255;
    begin
    i:=i+1;
    q<=conv_std_logic_vector(i,8);
    end process;
    end behavioral;
    ولی باید حواستون باشه که convert ها سنتز پذیر نیستند :nice:
  8. #8
    2008/01/02
    171
    0

    پاسخ : نحوه تنظيم پين ها در xc9572

    نقل قول نوشته اصلی توسط امير حسين ملک
    سلام :rolleyes:
    همون جايي که i رو integer تعريف کرديد تو process ميتونيد i رو با 1 جمع کنيد اينطوري
    library ieee;
    use ieee.std_logic_1164.all;
    use ieee.std_logic_arith.all;
    use ieee.std_logic_unsigned.all;
    -------------------------------------------
    architecture behavioral of counter is
    begin
    process(clk)
    variable i:integer range 0 to 255;
    begin
    i:=i+1;
    q<=conv_std_logic_vector(i,8);
    end process;
    end behavioral;
    ولي بايد حواستون باشه که convert ها سنتز پذير نيستند :nice:

    اون i رو واسه اين گذاشته بودم که برنامه رو بصورت زير نوشته بودم


    library IEEE;
    use IEEE.STD_LOGIC_1164.ALL;



    entity counter is
    Port ( clk : in STD_LOGIC;
    q : out integer rane 0 to 255);
    end counter;

    architecture Behavioral of counter is

    begin

    process (clk)

    variable i : integer range 0 to 255;

    begin

    if(clk'event and clk='1&#039 then
    i:=i+1;
    q<=i;

    end if;

    end process;
    end Behavioral;

    اين برنامه در planahed براي FPGA کالا 8 بيت خروجي ميداد و پايه ها رو تنظيم ميکردم-اما در CPLD تو Floorplan تعداد خروجيها ميشد 255 تا-نميدونم چرا-نميخوام از توابع تبديل استفاده کنم

    وقتي هم بصورت حالت قبل مينويسم(مثال از کتاب VHDLبود ) تو isim خروجي ندارم-يعني جلوي q7..0 فقط XXXXXXXX ميزنه
  9. #9
    2012/08/03
    تهران
    19
    0

    پاسخ : نحوه تنظيم پين ها در xc9572

    چرا نمیخوای از توابع استفاده کنی؟ یعنی تعداد دقیق گیت ها واست مهمه ؟؟
    شاید این برنامه به دردت بخوره....
    library ieee;
    use ieee.std_logic_1164.all;
    use ieee.std_logic_unsigned.all;
    use ieee.std_logic_unsigned.all;
    --------------------------------------------
    entity count is
    port(clk:in std_logic;
    qut std_logic_vector(7 downto 0));
    end count;
    -------------------------------------
    library ieee;
    use ieee.std_logic_1164.all;
    use ieee.std_logic_unsigned.all;
    use ieee.std_logic_unsigned.all;

    architecture behave of count is
    signal const:std_logic:='1';
    begin
    process(clk)
    variable temp : std_logic_vector(7 downto 0):=x"00";
    begin

    if(clk'event and clk='1&#039then
    temp:= temp + const;
    q<=temp;
    end if;
    end process;
    end behave;
    :agree:
  10. #10
    2008/01/02
    171
    0

    پاسخ : نحوه تنظيم پين ها در xc9572

    چرا وقتي خروجي رو از نوع integer تعريف مينکنم-تو FPGA وقتي تو planahed هستم دقيقا کانتر 8بيتي-8بيت خروجي داره ولي همون برنامه تو CPLD در floorplan ميشه 255 تا خروجي ؟؟؟؟!!
نمایش نتایج: از 1 به 10 از 10

موضوعات مشابه

  1. پروگرم کردن xc9572 با استفاده از tnm 2000
    توسط babak_e52 در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 2
    آخرين نوشته: 2015/02/03, 11:41
  2. دانلود برد آموزشي CPLD XC9572
    توسط sepehr63 در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 6
    آخرين نوشته: 2015/01/17, 22:11
  3. نحوه تنظيم صحيح BODACT و BODPD ؟
    توسط mahdi421 در انجمن XMEGA
    پاسخ: 3
    آخرين نوشته: 2015/01/15, 22:39
  4. کمممممممک در مرود پروگرام کردن XC9572
    توسط msmut7020 در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 3
    آخرين نوشته: 2011/11/04, 23:03
  5. XC9572 BOARD WITH PROTEL DXP
    توسط fazel459 در انجمن نرم افزار Protel
    پاسخ: 2
    آخرين نوشته: 2007/04/08, 18:28

کلمات کلیدی این موضوع

علاقه مندي ها (Bookmarks)

علاقه مندي ها (Bookmarks)

مجوز های ارسال و ویرایش

  • شما نمیتوانید موضوع جدیدی ارسال کنید
  • شما امکان ارسال پاسخ را ندارید
  • شما نمیتوانید فایل پیوست کنید.
  • شما نمیتوانید پست های خود را ویرایش کنید
  •