ورود به حساب ثبت نام جدید فراموشی کلمه عبور
برای ورود به حساب کاربری خود، نام کاربری و کلمه عبورتان را در زیر وارد کرده و روی «ورود به سایت» کلیک کنید.





اگر فرم ورود برای شما نمایش داده نمیشود، اینجا را کلیک کنید.









اگر فرم ثبت نام برای شما نمایش داده نمی‌شود، اینجا را کلیک کنید.









اگر فرم بازیابی کلمه عبور برای شما نمایش داده نمی‌شود، اینجا را کلیک کنید.






جهت تبلیغ در وب سایت ECA کلیک کنید.

کاربران برچسب زده شده

نمایش نتایج: از 1 به 2 از 2
  1. #1
    2012/08/13
    16
    0

    چطوری می شه یه فایل vhdl رو توی متلب شبیه سازی کرد ؟

    طریقه شبیه سازی یه فایل vhdl توی متلب چجوریه ؟
    یعنی چطوری می شه یه بلاک vhdl توی سیمولینک ایجاد کرد و شبیه سازی کرد ؟
    لطفا اگه سورس خوبی دارید لینک بدید .
  2. #2
    2012/08/13
    16
    0

    پاسخ : چطوری می شه یه فایل vhdl رو توی متلب شبیه سازی کرد ؟

    منتظریم !
نمایش نتایج: از 1 به 2 از 2

موضوعات مشابه

  1. ایجاد فایل خروجی برای شبیه سازی با متلب
    توسط مهران 46 در انجمن نرم افزار Proteus
    پاسخ: 0
    آخرين نوشته: 2014/02/17, 12:36
  2. نرم افزار برای شبیه سازی vhdl
    توسط sajjadEsrari در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 3
    آخرين نوشته: 2012/11/02, 10:52
  3. تعریف و شبیه سازی مشتق در vhdl
    توسط electronics در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 16
    آخرين نوشته: 2012/02/28, 11:55
  4. شبیه سازی VHDL در Multisim
    توسط sepehr63 در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 6
    آخرين نوشته: 2010/06/26, 23:00
  5. شبیه سازی VHDL
    توسط mahyarelc در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 12
    آخرين نوشته: 2008/08/21, 10:12

کلمات کلیدی این موضوع

علاقه مندي ها (Bookmarks)

علاقه مندي ها (Bookmarks)

مجوز های ارسال و ویرایش

  • شما نمیتوانید موضوع جدیدی ارسال کنید
  • شما امکان ارسال پاسخ را ندارید
  • شما نمیتوانید فایل پیوست کنید.
  • شما نمیتوانید پست های خود را ویرایش کنید
  •