سلام
من3 تا سوال برنامه نویسی vhdl برای یکی از درسهام دارم برنامه 2 تا از سوالهارو نوشتم ولی ارور میده میشه منو راهنمایی کنید بگید باید چه کار کنم و اشکالات کجاست لطفا
سوالات
http://uploadkon.ir/?file=Doc1_4.pdf
http://uploadkon.ir/?file=Doc1_1.doc
در برنامه اول من از یک fanction استفاده کردم به نام to_integer واسه تبدیل bit_vector به natural این تابع در پکیج ieee.numeric_bit_unsigned است ولی برنامه نمیتونه این پکیج را پیداکنه و ارور میده چرا؟؟؟
کد برنامه اول
این هم عکس ارورش
http://uploadkon.ir/?file=Untitled_213.png
لطفا منو راهنمایی کنید بگید اشکال کار کجاست من حتما بادی جواب بگیرم و بتونم برنامه را کامپیال کنم و برای استادم بفرستم
من3 تا سوال برنامه نویسی vhdl برای یکی از درسهام دارم برنامه 2 تا از سوالهارو نوشتم ولی ارور میده میشه منو راهنمایی کنید بگید باید چه کار کنم و اشکالات کجاست لطفا
سوالات
http://uploadkon.ir/?file=Doc1_4.pdf
http://uploadkon.ir/?file=Doc1_1.doc
در برنامه اول من از یک fanction استفاده کردم به نام to_integer واسه تبدیل bit_vector به natural این تابع در پکیج ieee.numeric_bit_unsigned است ولی برنامه نمیتونه این پکیج را پیداکنه و ارور میده چرا؟؟؟
کد برنامه اول
کد:
library ieee; use ieee.std_logic_1164.all; use ieee.numeric_bit_unsigned.all; entity Dual_Port_Ram is port (wr_ck : in bit; rd_ck : in bit ; wr_addr : in bit_vector(3 downto 0); rd_addr : in bit_vector (3 downto 0); d_out : out bit_vector(7 downto 0); d_in : in bit_vector(7 downto 0); wr_en,rd_en :in bit); end entity Dual_Port_Ram ; architecture behavior of Dual_Port_Ram is type memory_type is array (15 downto 0) of bit_vector (7 downto 0) ; signal ram :memory_type ; begin write: process(wr_ck) is begin if wr_ck'event and wr_ck ='1' then if wr_en='1' then if wr_addr /=rd_addr then ram(to_integer(wr_addr)) <= d_in; end if; end if; end if ; end process write ;
http://uploadkon.ir/?file=Untitled_213.png
لطفا منو راهنمایی کنید بگید اشکال کار کجاست من حتما بادی جواب بگیرم و بتونم برنامه را کامپیال کنم و برای استادم بفرستم
دیدگاه