اشکال در زبان وریلاگ و خطا ISE

[nsm]

با سلام

به نظر شما دوستان چرا ISE خطا می گیره؟

ERROR:HDLCompilers:26 - "mux41.v" line 25 expecting 'endmodule', found 'if'

برنامه :

[spman]

پاسخ : اشکال در زبان وریلاگ و خطا ISE

if باید تو always باشه.
always @(*) begin
...
end
و out هم رجیستر

یا از دستور assign استفاده کن.


ضمنا لااقل استاندارد 2001 وریلاگ رو رعایت کن. 95 دیگه ساپورت نمیشه. به خصوص تو modelsim
مشخصات ورودی ها باید همراه با اسم ماژول یعنی تو پرانتز باید.
اطلاعات کامل:
http://sutherland-hdl.com/online_verilog_ref_guide/verilog_2001_ref_guide.pdf
جسارتا به در گفتم دیوار بشنوه! اکثر بچه های فروم همچنان وریلاگ95 مینویسن. الان آخرین استاندارد 2009 یعتی systemverilog ...

[nsm]

پاسخ : اشکال در زبان وریلاگ و خطا ISE

ممنون

اگر out ریجستر تعریف کرد دیگه احتیاج به تعریف کردن خروجی نیست درسته؟(لاقل اینکار کردم error گرفت)
تعریف ریجستر باید خارج پرانتز باشه؟

[spman]

پاسخ : اشکال در زبان وریلاگ و خطا ISE

ممنون

اگر out ریجستر تعریف کرد دیگه احتیاج به تعریف کردن خروجی نیست درسته؟(لاقل اینکار کردم error گرفت)
تعریف ریجستر باید خارج پرانتز باشه؟

یعنی چی احتیاج به تعریف کردن خروجی نیست؟
اگه یه خروجی reg باشه، تعریف reg باید تو پرانتز تعریف ماژول بیاد

module mux (
input i0,
input i1,
input s0,
output reg out);

...
endmodule

[nsm]

پاسخ : اشکال در زبان وریلاگ و خطا ISE

خیلی ممنون
مشکل حل شد (اشکال : output reg out که جدا جدا نوشته بودم ,reg out,output out)

چه دستورهای باید درون always نوشته شوند؟