ورود به حساب ثبت نام جدید فراموشی کلمه عبور
برای ورود به حساب کاربری خود، نام کاربری و کلمه عبورتان را در زیر وارد کرده و روی «ورود به سایت» کلیک کنید.





اگر فرم ورود برای شما نمایش داده نمیشود، اینجا را کلیک کنید.









اگر فرم ثبت نام برای شما نمایش داده نمی‌شود، اینجا را کلیک کنید.









اگر فرم بازیابی کلمه عبور برای شما نمایش داده نمی‌شود، اینجا را کلیک کنید.






جهت تبلیغ در وب سایت ECA کلیک کنید.

کاربران برچسب زده شده

صفحه 1 از 2 12 آخرین
نمایش نتایج: از 1 به 10 از 11
  1. #1
    2013/03/26
    122
    1

    راهنمایی در modelsim....

    دوستان به نظر شما مشکل این برنامه چیه؟؟؟
    لطفا راهنمایی کنید....خیلی مهمه.....
    صبرت که تمام شد نرو!
    "معرفت"
    تازه از آن لحظه آغاز می شود...
  2. #2
    2010/06/25
    تهران
    77
    0
    drg

    پاسخ : راهنمایی در modelsim....

    شما پسوند فایلت .v هست ولی کدتون VHDL. پسوند رو به VHD تغییر بدید.
    یا علی.
  3. #3
    2013/03/26
    122
    1

    پاسخ : راهنمایی در modelsim....

    مرسی جناب مهندس 80" ولی فکر نکنم مشکل از اونجا باشه چون دوباره چک کردم
    من اولش تو قسمت change directory مسیری رو انتخاب می کنم و بعد تو قسمت new library یه work بوجود میارم سپس زینه new source verilog رو انتخاب می کنم بعد از این هم برنامه رو تو work،save as میکنم ولی complie اش این خطا رو میده..
    خواهشن راهنمایی کنید....
    صبرت که تمام شد نرو!
    "معرفت"
    تازه از آن لحظه آغاز می شود...
  4. #4
    2010/06/25
    تهران
    77
    0
    drg

    پاسخ : راهنمایی در modelsim....

    آقا جان شک نکن. به جای Verilog شما VHDL انتخاب کن درست میشه انشالله.
    در ضمن بهتره کدتون رو به صورت متن به نوشته هاتون اضافه کنید تا بشه بهتر بررسی کرد.
    یا علی.
  5. #5
    2013/03/26
    122
    1

    پاسخ : راهنمایی در modelsim....

    کد برنامه :
    library ieee;
    use ieee.std_logic_1164.all;
    entity full_adder is
    port(x,y,c_in:in std_logic;
    sum,c_outut std_logic);
    end entity full_adder;
    architecture behavior of full_adder is
    signal s1,s2,s3:std_logic;
    begin
    s1<=(x xor y);
    s2<=(x and y);
    s3<=(s1 and c_in);
    sum<=(s1 xor c_in);
    c_out<=(s2 or s3);
    end architecture bahavior;
    صبرت که تمام شد نرو!
    "معرفت"
    تازه از آن لحظه آغاز می شود...
  6. #6
    2013/03/26
    122
    1

    پاسخ : راهنمایی در modelsim....

    جناب "مهندس 80" در simulation وقتی گفته میشه مقدار داده بشه بایستی چی کار کرد؟؟؟این تصویر درسته؟؟؟
    ممنون میشم راهنمایی کنید...
    صبرت که تمام شد نرو!
    "معرفت"
    تازه از آن لحظه آغاز می شود...
  7. #7
    2010/06/25
    تهران
    77
    0
    drg

    پاسخ : راهنمایی در modelsim....

    بهترین کار برای شبیه سازی نوشتن تست بنچ (Test Bench) هست. تست بنچ کدی هست که از component مورد نظر Instant میگیره و سیگنال های ورودی اونو تغییر میده تا بشه کارکردش رو شبیه سازی کرد.

    البته علاوه بر این کار شما میتونید مقادیر سیگنال ورودی رو تو شبیه ساز Modelsim هم به صورت محدود تغییر بدبد. با راست کلیک روی سیگنال و انتخاب گزینه های Force و Clock و..
    یا علی.
  8. #8
    2013/03/26
    122
    1

    پاسخ : راهنمایی در modelsim....

    خیلی خیلی ممنون...
    من از گزینه های force و clock استفاده کردم و مثل اینکه کار نمیکنن.
    ممنکه راهنمایی کنید
    صبرت که تمام شد نرو!
    "معرفت"
    تازه از آن لحظه آغاز می شود...
  9. #9
    2010/06/25
    تهران
    77
    0
    drg

    پاسخ : راهنمایی در modelsim....

    آیا به اندازه کافی شبیه سازی رو ادامه دادید؟ فرکانس کلاک چقدره؟
    فقط به ورودیها مقدار بدید.
    یا علی.
  10. #10
    2013/03/26
    122
    1

    پاسخ : راهنمایی در modelsim....

    متوجه نشدم...
    ممکنه بیشتر توضیح بدید.
    لطفا
    صبرت که تمام شد نرو!
    "معرفت"
    تازه از آن لحظه آغاز می شود...
صفحه 1 از 2 12 آخرین
نمایش نتایج: از 1 به 10 از 11

موضوعات مشابه

  1. modelsim xe iii 6.3c
    توسط mehdi_c_en در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 5
    آخرين نوشته: 2018/04/26, 02:31
  2. کرک modelsim 6.5
    توسط fahim123 در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 0
    آخرين نوشته: 2014/07/01, 12:03
  3. Schematic in Modelsim
    توسط t_heidari_elc در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 9
    آخرين نوشته: 2012/05/22, 11:03
  4. modelsim,Ise
    توسط t_heidari_elc در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 8
    آخرين نوشته: 2012/03/06, 09:51
  5. sdf در modelsim
    توسط Dr.j در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 0
    آخرين نوشته: 2009/06/04, 12:02

کلمات کلیدی این موضوع

علاقه مندي ها (Bookmarks)

علاقه مندي ها (Bookmarks)

مجوز های ارسال و ویرایش

  • شما نمیتوانید موضوع جدیدی ارسال کنید
  • شما امکان ارسال پاسخ را ندارید
  • شما نمیتوانید فایل پیوست کنید.
  • شما نمیتوانید پست های خود را ویرایش کنید
  •