سلام دوباره :mrgreen:
یک نوع داده رو در یک پکیج ایجاد کردم. حالا میخوام استفاده اش کنم قاعدتا باید به صورت:
باشه. و فایلش رو هم باید در پروژه ام Add کنم. در یک کدی ازش استفاده کردم و به صورت سیمبول در آوردمش.
حالا در جای دیگه ای به صورت شماتیکی بلوکش رو وصل کردم به یک جای دیگه. Check syntax اونو هم می زنم و تایید رو میگیرم. اما همین که می خوام ISIMرو باز کنم خطا می ده.
این کد پکیجم:
خطا اینه:
ERROR:HDLCompiler:410 - "E:/Shakiba/FPGA/FPGA Projects/Xilinx/uart_test/w.vhf" Line 137: Expression has 9 elements ; expected 8
ERROR:HDLCompiler:377 - "E:/Shakiba/FPGA/FPGA Projects/Xilinx/uart_test/w.vhf" Line 137: Entity port a does not match with type std_logic_vector of component port
دنبالش که می کنم فایل vhf اون شماتیکو برام نمایش می ده و در اونجا میبینم typeی که ایجاد کردمو در component استفاده نکرده و خودش قرار داده std_logic_vector . به صورت دستی هم که اشکالو برطرف می کنم باز هم خطا میده :cry2:
یک نوع داده رو در یک پکیج ایجاد کردم. حالا میخوام استفاده اش کنم قاعدتا باید به صورت:
کد:
use work.my_pack.all;
حالا در جای دیگه ای به صورت شماتیکی بلوکش رو وصل کردم به یک جای دیگه. Check syntax اونو هم می زنم و تایید رو میگیرم. اما همین که می خوام ISIMرو باز کنم خطا می ده.
این کد پکیجم:
کد:
library IEEE; use IEEE.STD_LOGIC_1164.ALL; package shakiba is type byte_type is array (NATURAL RANGE <>) of std_logic_vector(7 downto 0); end shakiba;
ERROR:HDLCompiler:410 - "E:/Shakiba/FPGA/FPGA Projects/Xilinx/uart_test/w.vhf" Line 137: Expression has 9 elements ; expected 8
ERROR:HDLCompiler:377 - "E:/Shakiba/FPGA/FPGA Projects/Xilinx/uart_test/w.vhf" Line 137: Entity port a does not match with type std_logic_vector of component port
دنبالش که می کنم فایل vhf اون شماتیکو برام نمایش می ده و در اونجا میبینم typeی که ایجاد کردمو در component استفاده نکرده و خودش قرار داده std_logic_vector . به صورت دستی هم که اشکالو برطرف می کنم باز هم خطا میده :cry2:
دیدگاه