کمک برای تبدیل verilog به vhdl

[farnaz.m]

سلام دوستان
میشه بهم بگین معادل این خط verilog توی vhdl چی میشه؟
; [ reg [15:0] wr [0:15

[ya_montazar]

پاسخ : کمک برای تبدیل verilog به vhdl

سلام
اگه منظورتون reg و wire هست اینها میتونن معادل signal در vhdl باشند. signalها کمک میکنند تا اتصالات داخلی بلاکی که کدهای اونو نوشتیم به هم متصل بشند. در مورد وریلاگ هم به همین ترتیب. البته تفاوتهایی در عملکرد در مورد reg و wire وجود داره.

[farnaz.m]

پاسخ : کمک برای تبدیل verilog به vhdl

نه منظورم reg , wir نیس. گویا یک آرایه دو بعدی هستش ولی نمیدونم توی vhdl چه جوری باید بنویسم

[ronnie2]

پاسخ : کمک برای تبدیل verilog به vhdl

این دستور در وریلاگ 16 تا متغیر 16 بیتی به نام wr تولید میکنه. در vhdl باید به شکل زیر بنویسید

type array_type is array (0 to 15) of std_logic_vector (15 downto 0);
signal wr: array_type;