سوال در مورد لینک کردن فایل های vhdl

[englife]

سلام دوستان

من یک برنامه vhdl نوشتم و در حال حاضر از نرم افزار active-hdl استفاده میآکنم

این برنامه یک فایل اصلی داره به نام comb.vhd که درون این فایل از چندین کامپوننت استفاده شده مثلا fulladder و ...

حالا مسئله اینجاست که من هر کدوم از این بخشآها رو تو یک فایل .vhd جداگانه نوشتم یعنی هر کدوم از فایلآها داخلش یک entity و یک architecture داره که مثلا برنامهآی fulladder و چیزای دیگه هست

ولی الان که میآخوام فایل comb.vhd رو شبیه سازی کنم با مشکل مواجه شدم یعنی نمیآدونم چطور همه ی فایل ها رو به این فایل پیوند بدم

خطایی که با اون مواجه میآشم اینه که نمیآتونه کامپوننت ها رو پیدا کنه

اگر ممکنه راهنمایی کنید

با تشکر

[mohsen_k.nazar]

پاسخ : سوال در مورد لینک کردن فایل های vhdl

سلام

شما باید بعد از نوشتن تمامی کمپوننت ها، توی آرشیتکت برنامه اصلی(یعنی برنامه ای که داخلش می خواین از کمپوننت استفاده کنین)، کمپوننت ها و پورت هاشون رو تعریف کنین. مثال زیر:

component fulladdr port(
a,b: in std_logic_vector(3 downto 0);
c: out std_logic_vector(3 downto 0));

بعدا توی entity برنامه اصلیتون بعد از Begin به صورت زیر کمپوننت خودتون رو فراخوانی کنین:

mmm: fulladdr port map(a=>input1,b=>input2,c=>output);

input1,input2,output پورت های ورودی و خروجی برنامه اصلی هستند و mmm یک نام دلخواه.