VerilogHDL or VHDL?

[sadid]

سلام دوستان
می خواستم یه راهنمایی بکنین راجع به اینکه با کدومیک از اینها بهتره که شروع کنم


آشنایی من با Verilog از طربیق کتاب Mano بود(مدارمنطقی) و راجع به VHDL هم چیز زیاذی نمیدونم ولی توی مثالهای Protel که نگاه میکردم به نظرم زبان کاملتری آمد که میشه باش طراحی هم کرد (با دادن الگوریتم و نه آرایش گیتها) اما در Verilog اینجوری که معلومه فقط واسه مستندسازیه آخه من تو مثالهای VHDL دستورات کنترلی مثل if و اینها دیدم این درسته؟ ممنون میشم راهنمایی کنین!

[sadid]

VerilogHDL or VHDL?

http://www.cs.bilkent.edu.tr/~baray/cs224/VRLG95A.htm

به نظر میاد مفید باشه اما ممنون میشم از تجربه و توصیه دوستان هم راجع به انتخاب یکی از ایندو واسه شروع استفاره کنم...

[محمد نحوی]

VerilogHDL or VHDL?

سلام . خوبی دوست عزیز؟
من یه مقدار با VHDL کار کردم . به نظرم بیان سنگین تری نسبت به وریلاگ داره .
از یکی از اساتیدم سوال میکردم می گفت که هیچ فرقی نداره فقط یکیش توی آمریکا بیشتر مرسوم هست یکی دیگه بیشتر توی اروپا استفاده میشه و انتخابش یه جورهایی سلیقه ای هست .
ولی این رو هم شنیدم که VHDL از نظر بیان حالات پیچیده قدرت بیشتری داره .
موفق باشید .

[sadid]

VerilogHDL or VHDL?

ممنون محمد جان
این peresentation هم که کار یکی از استادای شریفه خیلی عالیه و جمعبندی خوبی راجع به کل مبحث PLD کرده و ای موضوع رو هم توش گفته

http://ce.sharif.edu/~hassanzadeh/docs/PLDs.ppt

حالا به نظر شما کدومیکیشون واسه شروع کردن خوبه ؟

[sadid]

VerilogHDL or VHDL?

اینم چندتا از اون اسلایدها که خلاصه و جمع و جوره امیدوارم مفید باشه
اسلایدها بوسیله دکتر حسن زاده نوشته شده که بخشی از اون رو اینجا میذارم:

[shayanb2004]

پاسخ : VerilogHDL or VHDL?

من از استادمون شنیدم که verilog برای بیان مدار در سطح پایین مثل ترانزیستور و اینها بیشتر استفاده میشه و در این زمینه نسبت به vhdl قویتره ولی از لحاظ های دیگه زیاد فرقی ندارن.هر چند من که خودم از دست vhdl خیلی شاکیم به نظرم خیلی مزخرفه ...هر چند با verilog زیاد کار نکردم که نوع دستور های اون رو بدونم...

[shayanb2004]

پاسخ : VerilogHDL or VHDL?

توصیف ساختاری یک سختآافزار با زبان Verilog هیچ گونه برتری یا کاستی نسبت به توصیف آن با زبان VHDL ندارد و تفاوت میان این دو زبان بیشتر در توصیفآهای رفتاری یک سختآافزار خود را نشان میآدهند. زبان Verilog توانایی مدلآسازی سختآافزار تا پایینآترین سطح انتزاع یعنی سطح ترانزیستور و سوییچ را دارا میآباشد در حالی که زبان VHDL توانایی مدلآسازی سختآافزار در بالاترین سطوح انتزاع (تا سطح سیستم) را دارد. علارقم اینکه به کمک قابلیت PLI زبان Verilog تا حدودی میآتوان به توصیف سیستمی یک سختآافزار پرداخت، اما اصولا بهرهآگیری از HDL ها جهت توصیف یک سیستم ناکارآمد است و برای این منظور زبانآهای کارآمد دیگری مانند SystemC و System Verilog طراحی شده که به کمک آنها میآتوان سختآافزار را از بالاترین سطح انتزاع توصیف نمود. لذا قابلیتآهای توصیف سیستمی VHDL را به سختی میآتوان در زمره برتریآهای آن نسبت به Verilogآ قلمداد کرد.
انواع داده در زبان Verilog نسبت به VHDL ساده تر و استفاده از آنها آسانآتر میآباشد، ضمن اینکه این انواع داده در Verilog به مدلسازی ساختاری نزدیکآتر هستند، در این زبان برخلاف VHDL انواع داده مشخصی تعریف شده است و کاربر نمیآتواند انواع داده جدید به آن اضافه کند. به دلیل سادگی استفاده از انواع دادهآها زبان Verilog نسبت به VHDL ارجحیت دارد.
برای فردی که پیشآزمینهآای در مورد زبانآهای برنامه نویسی ندارد، یادگیری زبان Verilogآسادهآتر از VHDL است، چرا که نوشتن کدآهای VHDL کمی پیچیده تر از Verilogآمیآباشد و برای تسلط بر خط کد این VHDL، زمان بیشتری نیاز است، علاوه بر اینکه در زبانآ VHDL روشآهای متعددی برای مدل کردن یک مدار وجود دارد که در ساختارآهای بزرگ میآتواند موجب سردرگمی افراد تازهآ کار شود.
منبع:http://www.bogart.blogfa.com/post-240.aspx