ورود به حساب ثبت نام جدید فراموشی کلمه عبور
برای ورود به حساب کاربری خود، نام کاربری و کلمه عبورتان را در زیر وارد کرده و روی «ورود به سایت» کلیک کنید.





اگر فرم ورود برای شما نمایش داده نمیشود، اینجا را کلیک کنید.









اگر فرم ثبت نام برای شما نمایش داده نمی‌شود، اینجا را کلیک کنید.









اگر فرم بازیابی کلمه عبور برای شما نمایش داده نمی‌شود، اینجا را کلیک کنید.





کاربران برچسب زده شده

نمایش نتایج: از 1 به 8 از 8
  1. #1
    2007/04/19
    385
    24

    ایجاد تاخیر 1 نانو ثانیه با گیتهای داخل fpga

    سلام

    توی یه برنامه ای نیاز دارم که لبه بالا رونده یه کلاک رو با یه تاخیر تقریبی 1 نانو ثانیه به یه قسمت دیگه از برنامه اعمال کنم .از روی دیتاشیت ( xc3s50an ) چطوری میشه فهمید که مقدار تاخیر انتشار یه گیت بافر که داخل fpga تشکیل میشه تقریبا چقدر هست؟

  2. #2
    2007/10/19
    تهران
    19
    0

    پاسخ : ایجاد تاخیر 1 نانو ثانیه با گیتهای داخل fpga

    می تونید شبیه سازی کنید
    البته شبیه سازی بعد از implemantation

    یا اینکه عملا رو اسکوپ ببینید.
  3. #3
    2007/04/19
    385
    24

    پاسخ : ایجاد تاخیر 1 نانو ثانیه با گیتهای داخل fpga

    توی یه برنامه تستی بین ورودی و خروجی چندتا بافر گذاشتم (شکل زیر )
    با تغییر تعداد بافر ها هیچ تغییری توی زمان Delay بوجود نمیاد و ثابت هست

    Analyze Post-Map Static Timing
    [code=html5] Data Sheet report:
    -----------------
    All values displayed in nanoseconds (ns)

    Pad to Pad
    ---------------+---------------+---------+
    Source Pad |Destination Pad| Delay |
    ---------------+---------------+---------+
    clk |led | 5.215|
    ---------------+---------------+---------+ [/code]










  4. #4
    2009/08/11
    682
    70

    پاسخ : ایجاد تاخیر 1 نانو ثانیه با گیتهای داخل fpga

    سلام
    اینطوری بافر اضافه بذاری که موقع سنتز حذف میشه (طی فرآیند بهینه سازی). مگه اینکه keep constraint بذاری ...
    در هر صورت این روش واسه ایجاد تاخیر (اون هم در حد 1 نانوثانیه!) درست نیست.
    میتونی از عناصر IODELAY تو FPGAهای سری Virtex و Spartan-6 استفاده کنی که قابلیت ایجاد تاخیر با دقت 78 پیکوثانیه تو سیگنال ورودی یا خروجی رو دارن

    https://www.linkedin.com/in/mohammadhosseini69

    http://zakhar.blog.ir
  5. #5
    2008/02/28
    109
    2

    پاسخ : ایجاد تاخیر 1 نانو ثانیه با گیتهای داخل fpga

    باید توی فایل UCF یک constrain جدید ایجاد کنی
    به لینک زیر نگاه بنداز
    baranelec.mihanblog.com/post/20
    http://baranelec.mihanblog.com/post/19
    مهم نيست که کجايي هستي، چه رنگي هستي، به چه زبوني حرف مي زني. مهم اينه که انسان باشي.
    http://baranelec.mihanblog.com/
    آینده ای خواهم ساخت که گذشته ام در برابرش زانو بزند...
  6. #6
    2007/04/19
    385
    24

    پاسخ : ایجاد تاخیر 1 نانو ثانیه با گیتهای داخل fpga

    نقل قول نوشته اصلی توسط محمد حسینی
    سلام
    اینطوری بافر اضافه بذاری که موقع سنتز حذف میشه (طی فرآیند بهینه سازی). مگه اینکه keep constraint بذاری ...
    در هر صورت این روش واسه ایجاد تاخیر (اون هم در حد 1 نانوثانیه!) درست نیست.
    میتونی از عناصر IODELAY تو FPGAهای سری Virtex و Spartan-6 استفاده کنی که قابلیت ایجاد تاخیر با دقت 78 پیکوثانیه تو سیگنال ورودی یا خروجی رو دارن
    اگه ممکنه در مورد keep constraint یکم توضیح بدین
    به نظر شما این مقدار گیتی تو اون شکل بالا هست تاخیر کمتر یا بیشتر از 1 نانو ثانیه ایجاد میکنه؟
    آیا سری Virtex پکیچ TQFP-144 داره که تو بازار ایران پیدا بشه؟


    نقل قول نوشته اصلی توسط rima3250
    باید توی فایل UCF یک constrain جدید ایجاد کنی
    به لینک زیر نگاه بنداز
    baranelec.mihanblog.com/post/20
    http://baranelec.mihanblog.com/post/19
    امروز تست میکنم مرسی



  7. #7
    2009/08/11
    682
    70

    پاسخ : ایجاد تاخیر 1 نانو ثانیه با گیتهای داخل fpga

    نقل قول نوشته اصلی توسط mahdi421
    اگه ممکنه در مورد keep constraint یکم توضیح بدین
    بهینه سازی ابزار سنتز باعث میشه خیلی از سیگنال ها حذف بشن، یا قاطی لاجیک های مرتبط بشن و بعد از سنتز دیگه ظاهرا وجود نداشته باشن. کاربرد keep constraint در اصل اینه که سیگنال مورد نظر رو تو دیتابیس سخت افزار سنتز شده نگه داره تا طراح بعد از سنتر بتونه اونو پیدا کنه (واسه Debug و floorplanning و ...)
    طرز نوشتنش تو UCF:
    کد:
    net "singalname" KEEP
    یا به صورت یک attribute با تعریف سیگنال تو کد. مثلا verilog اینطوری میشه:
    کد:
    (* KEEP = "TRUE" *) wire w1;
    save constraint هم اینجور مواقع جواب میده. البته این در اصل واسه نگه داشتن سیگنال های بدون Driver یا سیگنال های بدرد نخور هست. با S مشخص میشه...

    نقل قول نوشته اصلی توسط mahdi421
    به نظر شما این مقدار گیتی تو اون شکل بالا هست تاخیر کمتر یا بیشتر از 1 نانو ثانیه ایجاد میکنه؟
    حتی یکی از اون بافرها هم تاخیر بیشتر از 1 نانوثانیه ایحاد میکنه! البته من نمیدونم چطوری پیاده سازی کردی، اگه اونا LUT بشن تاخیر خیلی زیادی دارن. اگه بافر کلاک (BUFG) بذاری (که چندتا پشت هم گذاشتن اینم خودش حرکت میخواد!) بازم فکر میکنم واسه اون FPGA تاخیر هر بافر بیشتر یک نانوثانیه باشه.

    نقل قول نوشته اصلی توسط mahdi421
    آیا سری Virtex پکیچ TQFP-144 داره که تو بازار ایران پیدا بشه؟
    بعید میدونم. باید سفارش بدی بیارن

    نقل قول نوشته اصلی توسط rima3250
    باید توی فایل UCF یک constrain جدید ایجاد کنی
    به لینک زیر نگاه بنداز
    baranelec.mihanblog.com/post/20
    http://baranelec.mihanblog.com/post/19
    این constraint های timing واسه اطمینان از برآورده شدن شرایط Setup time و hold time هست. این مدلی نیستن که ابزار سنتز رو مجبور کنن یه تاخیر دقیق رو سیگنال ایجاد کنه. ایجاد تاخیر دقیق با IODELAY ها انجام میشه.

    دقیقا میخوای چیکار کنی که تو همچین FPGA ای نیاز به تاخیر یک نانوثانیه داری؟؟!!! اگه مسئله کلاک و setup time اجزا متصل به کلاک هست، یه constraint فرکانس رو کلاک تعریف کن خودش جمع میکنه ور میداره میره حل میشه!! :mrgreen:
    https://www.linkedin.com/in/mohammadhosseini69

    http://zakhar.blog.ir
  8. #8
    2012/02/16
    332
    14

    پاسخ : ایجاد تاخیر 1 نانو ثانیه با گیتهای داخل fpga

    درود
    به نظر تاحیر 1ns خیلی کمه و فکر کنم تاحیر خودگیت های داخل fpga بیشتر از اینها باشه.
    چیزی که دوستان میگن اگه استباه تکتم مربوط به DLL باشه ( delay lockd loop) که باید فرکانست رو ثابت بدی و اگر مثلا یک پالس داری و می خوای یک نانو delay بدی فکر نکنم شدنی باشه.
    برای پالس می تونی از ای سی های مجزای delay line استفاده کنی.
    مـن هیچ ندانم که مرا آن که سرشت
    از اهل بهشت کرد یا دوزخ زشت
    جامی و بتی و بربطی بر لب کشت
    اين هر سه مرا نقد و تو را نسیه بهشت
نمایش نتایج: از 1 به 8 از 8

موضوعات مشابه

  1. نحوه ایجاد delay نانو ثانیه
    توسط fakoor46 در انجمن میکروکنترلرهای AVR
    پاسخ: 2
    آخرين نوشته: 2016/04/10, 11:08
  2. تولید پالس با دیوتی سایکل 5 نانو ثانیه
    توسط spolid در انجمن مدار هاي ديجيتال
    پاسخ: 9
    آخرين نوشته: 2015/10/26, 07:34
  3. تاخیر میکروثانیه به جای میلی ثانیه
    توسط nex2004 در انجمن میکروکنترلرهای AVR
    پاسخ: 4
    آخرين نوشته: 2010/12/02, 09:23
  4. نانو ثانیه
    توسط mehdi abdali در انجمن میکروکنترلرهای AVR
    پاسخ: 11
    آخرين نوشته: 2007/12/28, 11:20
  5. پاسخ: 17
    آخرين نوشته: 2007/08/26, 14:35

کلمات کلیدی این موضوع

علاقه مندي ها (Bookmarks)

علاقه مندي ها (Bookmarks)

مجوز های ارسال و ویرایش

  • شما نمیتوانید موضوع جدیدی ارسال کنید
  • شما امکان ارسال پاسخ را ندارید
  • شما نمیتوانید فایل پیوست کنید.
  • شما نمیتوانید پست های خود را ویرایش کنید
  •