اطلاعیه

Collapse
No announcement yet.

تشخیص اشتباه reset به عنوان کلاک

Collapse
X
 
  • فیلتر
  • زمان
  • Show
Clear All
new posts

    تشخیص اشتباه reset به عنوان کلاک

    با سلام خدمت همه دوستان
    راستش به یک مشکلی خوردم که باید زود حلش کنم
    توی طراحی بعد از اینکه سنتز انجام شد و در مرحله Implement، پین مربوط به ریست به عنوان کلاک شناخته شده و این خطا رو میده

    A clock IOB / BUFGMUX clock component pair have be
    en found
    that are not placed at an optimal clock IOB / BUFGMUX site pair. The clock
    IOB component <rst_n> is placed at site <P74>. The corresponding BUFG
    component <rst_n_IBUF_BUFG> is placed at site <BUFGMUX_X3Y8>. There is only a
    select set of IOBs that can use the fast path to the Clocker buffer, and they
    are not being used. You may want to analyze why this problem exists and
    correct it. If this sub optimal condition is acceptable for this design, you
    may use the CLOCK_DEDICATED_ROUTE constraint in the .ucf file to demote this
    message to a WARNING and allow your design to continue. However, the use of
    this override is highly discouraged as it may lead to very poor timing
    results. It is recommended that this error condition be corrected in the
    design. A list of all the COMP.PINs used in this clock placement rule is
    listed below. These examples can be used directly in the .ucf file to
    override this clock rule.

    البته با اضافه کردن یک constraint در فایل ucf میشه این خطا رو به هشدار تبدیل کرد و کار را ادامه داد ولی این کار اصولی نیست.
    لطفا راهنمایی کنید.... :cry: :cry: :cry: :cry: :cry:

    #2
    پاسخ : تشخیص اشتباه reset به عنوان کلاک

    سلام
    یه راه که به نظر میرسه اینه که کلا از asynchronous reset استفاده نکنید و reset رو به صورت synchronous بزارید.
    چیزی که من به تازگی فهمیدم اینه که استفاده از asynchronous reset کار اصولی نیست!

    دیدگاه


      #3
      پاسخ : تشخیص اشتباه reset به عنوان کلاک

      سلام
      چطور به این نتیجه رسیدید؟
      معمولا که ریست غیر همزمان پیشنهاد میشه! :eek:

      دیدگاه


        #4
        پاسخ : تشخیص اشتباه reset به عنوان کلاک

        بر اساس توصیه دوستان و کد های آماده ای که برای طراحی های FPGA دیده بودم گفتم. ابزار هایی هم که کد verilog برای FPGA تولید میکنند(مثل chizel) اکثرا از synchronous reset استفاده میکنند. در کل استفاده از synchronous reset گیر های سنتز رو کم تر میکنه و مشکل metastability رو هم نداره. ولی باز استفاده از synchronous reset یا asynchronous reset بستگی به طراحی داره.
        http://www.eetimes.com/document.asp?doc_id=1278998

        دیدگاه


          #5
          پاسخ : تشخیص اشتباه reset به عنوان کلاک

          ممنون از راهنمایی تون

          دیدگاه


            #6
            پاسخ : تشخیص اشتباه reset به عنوان کلاک

            اگه مجبور نیستی از ریست سنکرون استفاده کن، در ضمن همه هشدارهای xilinx رو هم جدی نگیر، مثلاً وقتی core مربوط به icon اضافه میکنه از core خودش چند تا warning درمیاره!
            لطفاً برای انجام پروژه های دانشجویی پیام خصوصی نفرستید.
            لطفاً سؤالاتی که در انجمن قابل طرح شدن هستند پیام خصوصی نکنید.
            با تمام وجود گناه کرديم اما نه نعمتش را از ما گرفت نه گناهان ما را فاش کرد اطاعتش کنيم چه مي کند؟"دکتر شريعتي"
            اگر جايي که ايستاده ايد را نمي پسنديد، عوضش کنيد شما درخت نيستيد!! "پاسكال"
            يا به اندازه ي آرزوهايت تلاش کن يا به اندازه تلاشت آرزو کن. "شکسپير"

            دیدگاه


              #7
              پاسخ : تشخیص اشتباه reset به عنوان کلاک

              این خط رو به فایل ucf اضافه کن تا دنیا قشنگ تر بشه: :job:
              کد:
              NET "rst_n" CLOCK_DEDICATED_ROUTE = FALSE;
              مهم نيست که کجايي هستي، چه رنگي هستي، به چه زبوني حرف مي زني. مهم اينه که انسان باشي.
              http://baranelec.mihanblog.com/
              آینده ای خواهم ساخت که گذشته ام در برابرش زانو بزند...

              دیدگاه

              لطفا صبر کنید...
              X