**کمک سریع وفوری در مورد زبانvhdl**

[ehsan373]

من این برنامه را برای پیاده سازی گیت andمی نویسم وهمیشه ارور پایین رو می دهد لطفا سریعتر یکی به من کمک کند.
library IEEE;
use IEEE.std_logic_1164.all;

entity AND2 is
port ( IN1 : in std_logic;
IN2 : in std_logic;
OUT1: out std_logic
end AND2;

architecture Behavioral_2 of ANd2 is
begin
OUT1 <= IN1 AND IN2;
end Behavioral_2;
و ارور زیر را می دهد
.لطفا یکی به من بگه چه کار کنم.
ممنون از پاسخ شما
ولی من این برنامهای که شما گفتید دوباره نوشتم این ارور را داد.
Error: Top-level design entity "AND" is undefined
ممنون میشم که پاسخ بدید.

[ehsanarn]

پاسخ : **کمک سریع وفوری در مورد زبانvhdl**

سلام دوست عزیز
چرا نوشته Behavioral_2 باید بدونم عدد و علائم باشه Behavioral

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity and_or_top is
  Port ( INA1 : in STD_LOGIC;  -- AND gate input
      INA2 : in STD_LOGIC;  -- AND gate input
      OA  : out STD_LOGIC;  -- AND gate output
end and_or_top;

architecture Behavioral of and_or_top is
begin
  OA <= INA1 and INA2;  -- 2 input AND gate
end Behavioral;