ورود به حساب ثبت نام جدید فراموشی کلمه عبور
برای ورود به حساب کاربری خود، نام کاربری و کلمه عبورتان را در زیر وارد کرده و روی «ورود به سایت» کلیک کنید.





اگر فرم ورود برای شما نمایش داده نمیشود، اینجا را کلیک کنید.









اگر فرم ثبت نام برای شما نمایش داده نمی‌شود، اینجا را کلیک کنید.









اگر فرم بازیابی کلمه عبور برای شما نمایش داده نمی‌شود، اینجا را کلیک کنید.





کاربران برچسب زده شده

نمایش نتایج: از 1 به 8 از 8
  1. #1
    2010/02/26
    12
    0

    حل تمرين vhdl جمع و تفریق کننده

    با سللام من يه جمع و تفريق کننده با فول ادر 4 بيتي مي خوام برنامشو با vhdl بنويسم کسي ميتونه کمکم کنه؟اگه کسي ميتونه بگه تا توضيح بيشتري بدم ممنون ميشم
  2. #2
    2007/07/08
    تهران
    1,603
    36

    پاسخ : حل تمرين

    سلام

    3 تا کد میزارم که بصورت استراکچرال تو هم استفاده شده و جمع و تفریق رو انجام میده. 3 تا فایل VHD بساز و فایل ADDER رو تاپ ماژول کن
    HALF ADDER
    FULL ADDER
    ADDER 4 BIT


    HALF ADDER:


    library IEEE;
    use IEEE.STD_LOGIC_1164.ALL;


    entity ha is
    Port ( a : in STD_LOGIC;
    b : in STD_LOGIC;
    s : out STD_LOGIC;
    c : out STD_LOGIC);
    end ha;

    architecture Behavioral of ha is

    begin

    s<=a xor b;
    c<=a and b;


    end Behavioral;




    FULL ADDER:

    library IEEE;
    use IEEE.STD_LOGIC_1164.ALL;


    entity fa is
    Port ( a : in STD_LOGIC;
    b : in STD_LOGIC;
    ci : in STD_LOGIC;
    s : out STD_LOGIC;
    co : out STD_LOGIC);
    end fa;

    architecture Behavioral of fa is

    component ha is
    Port ( a : in STD_LOGIC;
    b : in STD_LOGIC;
    s : out STD_LOGIC;
    c : out STD_LOGIC);
    end component;

    signal sig1, sig2, sig3: std_logic;

    begin

    u1: ha port map (a,b,sig1,sig2);
    u2: ha port map (sig1,ci,s,sig3);
    co<= sig3 or sig2;


    end Behavioral;



    ADDER

    library IEEE;
    use IEEE.STD_LOGIC_1164.ALL;


    entity adder is
    Port ( x : in STD_LOGIC_VECTOR (3 downto 0);
    y : in STD_LOGIC_VECTOR (3 downto 0);
    m : in STD_LOGIC;
    f : out STD_LOGIC_VECTOR (3 downto 0);
    co : out STD_LOGIC);
    end adder;

    architecture Behavioral of adder is

    component fa is
    Port ( a : in STD_LOGIC;
    b : in STD_LOGIC;
    ci : in STD_LOGIC;
    s : out STD_LOGIC;
    co : out STD_LOGIC);
    end component;

    signal sxor: std_logic_vector(3 downto 0);
    signal sco: std_logic_vector(2 downto 0);

    begin

    u1: fa port map(x(0),sxor(0),m,f(0),sco(0));
    u2: fa port map(x(1),sxor(1),sco(0),f(1),sco(1));
    u3: fa port map(x(2),sxor(2),sco(1),f(2),sco(2));
    u4: fa port map(x(3),sxor(3),sco(2),f(3),co);

    sxor(0)<=m xor y(0);
    sxor(1)<=m xor y(1);
    sxor(2)<=m xor y(2);
    sxor(3)<=m xor y(3);

    end Behavioral;


    موفق باشید
    خدا گفت : به جهنم ببریدش، او برگشت و با تعجب به خدا نگاه کرد. خدا گفت : به بهشت ببریدش. فرشتگان پرسیدند: چرا؟! خدا گفت : او هنوز به من امیدوار است...
  3. #3
    2010/02/26
    12
    0

    پاسخ : حل تمرين VHDL با توجه به تصویر پیوست

    خیلی ممنون از زحمات تون من نیاز دارم یه عکس بزارم تا تمرین رو شرح بده یه جاهاییش درسته دقیقا همونی که می خوام ولی یه جاهایی تغییر داره ببخشید که از اول عکس و نزاشتم تازه رسید به دستم سوال ممنون میشم بزرگواری کنید

    https://drive.google.com/file/d/0B0Ho5c2Clkm8NlJhQ1NvSFJ6YjA/view?usp=sharing
  4. #4
    2007/07/08
    تهران
    1,603
    36

    پاسخ : حل تمرين

    این دقیقا همونه. استادت کیه؟
    خدا گفت : به جهنم ببریدش، او برگشت و با تعجب به خدا نگاه کرد. خدا گفت : به بهشت ببریدش. فرشتگان پرسیدند: چرا؟! خدا گفت : او هنوز به من امیدوار است...
  5. #5
    2010/02/26
    12
    0

    پاسخ : حل تمرين

    استاد حامد مقبلی
  6. #6
    2010/02/26
    12
    0

    پاسخ : حل تمرين

    من اینو نوشتم میشه بفرمایید اشکال داره یا نه؟

    https://drive.google.com/file/d/0B0Ho5c2Clkm8cGFVQ0ZndEt1VUk/view?usp=sharing
  7. #7
    2010/02/26
    12
    0

    سوال: حل تمرين vhdl جمع و تفریق کننده

    میشه در مورد TEST BENCH راهنمایی کنید؟
  8. #8
    2017/02/06
    1
    0

    پاسخ : حل تمرين vhdl جمع و تفریق کننده

    سلام دوستان من هرچی میخوام کامپایل کنم این ارورو میده :
    # Warning: DAGGEN_0523: The source is compiled without the -dbg switch. Line breakpoints and assertion debug will not be available.
    # Error: VLM_0040: VHDL unit cannot be compiled as the target library name is not a legal VHDL identifier.
    میگه library مشکل داره ولی بیا اینم برنامم:


    library IEEE;
    use IEEE.STD_LOGIC_1164.all;


    entity full_adder is
    port(
    a : in STD_LOGIC;
    b : in STD_LOGIC;
    cin : in STD_LOGIC;
    s : out STD_LOGIC;
    c : out STD_LOGIC
    );
    end full_adder;


    --}} End of automatically maintained section


    architecture full_adder of full_adder is
    begin
    s<=(a xor b)xor cin;
    c<=(a and b)or(cin and (a xor b));



    end full_adder;

    حالا به نظرتون مشکل چیه؟
نمایش نتایج: از 1 به 8 از 8

موضوعات مشابه

  1. برنامه جمه کننده و تفریق کننده 4بیتی با atmega8
    توسط msadegh2000 در انجمن میکروکنترلرهای AVR
    پاسخ: 4
    آخرين نوشته: 2015/12/07, 22:30
  2. تفریق کننده با lm258
    توسط bigdeloo در انجمن مدارهای آنالوگ و مدارهای مجتمع
    پاسخ: 0
    آخرين نوشته: 2013/10/27, 15:28
  3. سوال مبتدی جمع کننده و تفریق گر 4 بیتی
    توسط mahdi_gordan در انجمن Proteus
    پاسخ: 6
    آخرين نوشته: 2011/10/23, 17:41
  4. طراحی مدار تمام جمع کننده و تفریق کننده
    توسط farshad1367 در انجمن مدار هاي ديجيتال
    پاسخ: 1
    آخرين نوشته: 2009/05/06, 05:09
  5. مدار جمع و تفریق کننده ی باینری
    توسط ulduz در انجمن مدار هاي ديجيتال
    پاسخ: 6
    آخرين نوشته: 2008/12/28, 07:46

کلمات کلیدی این موضوع

علاقه مندي ها (Bookmarks)

علاقه مندي ها (Bookmarks)

مجوز های ارسال و ویرایش

  • شما نمیتوانید موضوع جدیدی ارسال کنید
  • شما امکان ارسال پاسخ را ندارید
  • شما نمیتوانید فایل پیوست کنید.
  • شما نمیتوانید پست های خود را ویرایش کنید
  •