ورود به حساب ثبت نام جدید فراموشی کلمه عبور
برای ورود به حساب کاربری خود، نام کاربری و کلمه عبورتان را در زیر وارد کرده و روی «ورود به سایت» کلیک کنید.





اگر فرم ورود برای شما نمایش داده نمیشود، اینجا را کلیک کنید.









اگر فرم ثبت نام برای شما نمایش داده نمی‌شود، اینجا را کلیک کنید.









اگر فرم بازیابی کلمه عبور برای شما نمایش داده نمی‌شود، اینجا را کلیک کنید.





کاربران برچسب زده شده

نمایش نتایج: از 1 به 3 از 3
  1. #1
    2011/06/19
    تهران
    1,706
    7

    استفاده از clk و error

    سلام
    برنامه زیر برنامه من هست



    library IEEE;
    use IEEE.STD_LOGIC_1164.ALL;


    entity v is
    port (clk : in std_logic ;
    o : out integer range 0 to 9);
    end v;


    architecture Behavioral of v is


    begin


    process (clk)
    variable cou: integer range 0 to 9 ;
    begin
    if (clk'event and clk='1') then
    cou :=cou + 1;
    end if;
    o<=cou;
    end process;




    end Behavioral;
    این فایل ucf هست :


    NET "o[3]" LOC = P4;
    NET "o[2]" LOC = N5;
    NET "o[1]" LOC = P5;
    NET "o[0]" LOC = M6;
    NET "clk" LOC = C3;
    و error که در map میده ؟

    ERROR:Place:1108 - A clock IOB / BUFGMUX clock component pair have been found
    that are not placed at an optimal clock IOB / BUFGMUX site pair. The clock
    IOB component <clk> is placed at site <C3>. The corresponding BUFG component
    <clk_BUFGP/BUFG> is placed at site <BUFGMUX_X2Y3>. There is only a select set
    of IOBs that can use the fast path to the Clocker buffer, and they are not
    being used. You may want to analyze why this problem exists and correct it.
    If this sub optimal condition is acceptable for this design, you may use the
    CLOCK_DEDICATED_ROUTE constraint in the .ucf file to demote this message to a
    WARNING and allow your design to continue. However, the use of this override
    is highly discouraged as it may lead to very poor timing results. It is
    recommended that this error condition be corrected in the design. A list of
    all the COMP.PINs used in this clock placement rule is listed below. These
    examples can be used directly in the .ucf file to override this clock rule.
    < NET "clk" CLOCK_DEDICATED_ROUTE = FALSE; >
    ERROR:Pack:1654 - The timing-driven placement phase encountered an error.
  2. #2
    2007/10/14
    تهران
    1,335
    38

    پاسخ : استفاده از clk و error

    سلام. این خطای شایعی هست و با یه سرچ توی گوگل میتونستی علت و راه حلش رو پیدا کنی. در FPGA پایه های خاصی به شبکه کلاکینگ وصله، در صورتی که ورودی/خروجی های کلاک رو به این پین ها وصل نکنی این خطا رو میده یا طبق توضیحات خطا عبارت NET "clk" CLOCK_DEDICATED_ROUTE = FALSE رو به فایل ucf اضافه کن تا دیگه خطا نده یا این که کلاک رو به یک پایه مخصوص کلاک وصل کن. برای این که ببینی کدوم پایه ها مختص کلاک هستن میتونی به دیتاشیت مراجعه کنی یا در نرم افزار Plan Ahead روی اسم پایه ها زوم کنی و پایه های GCLK رو پیدا کنی.
  3. #3
    2011/06/19
    تهران
    1,706
    7

    پاسخ : استفاده از clk و error

    با اضافه کردن خط :
    NET "clk" CLOCK_DEDICATED_ROUTE = FALSE

    ارور , وارنینگ شد .
نمایش نتایج: از 1 به 3 از 3

موضوعات مشابه

  1. error
    توسط amin5659 در انجمن مدار چاپی (PCB)
    پاسخ: 6
    آخرين نوشته: 2015/12/14, 17:41
  2. کمک رفع error
    توسط asmira در انجمن C , C++ , C#
    پاسخ: 7
    آخرين نوشته: 2015/11/14, 14:28
  3. ERROR
    توسط mohammad7495 در انجمن میکروکنترلرهای AVR
    پاسخ: 25
    آخرين نوشته: 2015/01/20, 18:52
  4. error
    توسط msadegh در انجمن Proteus
    پاسخ: 4
    آخرين نوشته: 2011/12/19, 17:33
  5. error
    توسط electroactive در انجمن میکروکنترلرهای AVR
    پاسخ: 3
    آخرين نوشته: 2010/05/19, 14:28

کلمات کلیدی این موضوع

علاقه مندي ها (Bookmarks)

علاقه مندي ها (Bookmarks)

مجوز های ارسال و ویرایش

  • شما نمیتوانید موضوع جدیدی ارسال کنید
  • شما امکان ارسال پاسخ را ندارید
  • شما نمیتوانید فایل پیوست کنید.
  • شما نمیتوانید پست های خود را ویرایش کنید
  •