اطلاعیه

Collapse
No announcement yet.

توضیح دستور VHDL

Collapse
X
 
  • فیلتر
  • زمان
  • Show
Clear All
new posts

    توضیح دستور VHDL

    type qit is (0, , 1 , , z , x
    signal a , b , c : qit :=0
    begin
    a<= not a after 10 ns when now <=30ns
    b<= z , a after 25 ns , 0 after 35 ns
    c<=1 , a after 5 ns , b after 20 ns
    end data flow

    شکل سیگنال ها رو اگه بهم بدید ممنون میشم . میخام از نظر مفهومی یاد بگیرم
    موفقيت = يك درصد نبوغ ، 99 درصد عرق ريختن
    (اديسون)
لطفا صبر کنید...
X