سلام
من در زمینه vhdl و کلا fpga کاملا بی تجربه ام
سورس یه پروژه ای رو دادن بهم که تغییراتی روش بدم و قراره فرض رو بر این بگیرم که سورس فاینال هست و حتما کار می*کرده!
اولا که با ise ورژن 11 نوشته شده و وقتی با ورژن 14 بازش میکنم ازم میخواد migrate کنم ولی بعدش یه تعداد زیادی ارور میده. ارور ها هم همگی مربوط به type conversion هستند. مثلا سیگنال signed رو داده به یه سیگنال std_logic_vector که فقط تعداد بیت ها با هم برابر هستن. یا std_logic_vector رو داده به signed و شبیه این ها
حالا سوال من اینه که آیا ممکنه در ورژن های قبلی تبدیل نوع داده ها اتوماتیک صورت گرفته باشه و موقع سنتز کردن ارور نداده باشه؟
و اینکه آیا تنظیماتی وجود داره که بشه به کامپایلر (درست میگم؟) گفت که تبدیل نوع داده رو خودش انجام بده و ارور نده؟
می*تونم بشینم همه ش رو خودم کانورت کنم، ولی یه حسی بهم میگه یه داستانی پشت این قضیه هست که من نمی*دونم!
ممنون
من در زمینه vhdl و کلا fpga کاملا بی تجربه ام
سورس یه پروژه ای رو دادن بهم که تغییراتی روش بدم و قراره فرض رو بر این بگیرم که سورس فاینال هست و حتما کار می*کرده!
اولا که با ise ورژن 11 نوشته شده و وقتی با ورژن 14 بازش میکنم ازم میخواد migrate کنم ولی بعدش یه تعداد زیادی ارور میده. ارور ها هم همگی مربوط به type conversion هستند. مثلا سیگنال signed رو داده به یه سیگنال std_logic_vector که فقط تعداد بیت ها با هم برابر هستن. یا std_logic_vector رو داده به signed و شبیه این ها
حالا سوال من اینه که آیا ممکنه در ورژن های قبلی تبدیل نوع داده ها اتوماتیک صورت گرفته باشه و موقع سنتز کردن ارور نداده باشه؟
و اینکه آیا تنظیماتی وجود داره که بشه به کامپایلر (درست میگم؟) گفت که تبدیل نوع داده رو خودش انجام بده و ارور نده؟
می*تونم بشینم همه ش رو خودم کانورت کنم، ولی یه حسی بهم میگه یه داستانی پشت این قضیه هست که من نمی*دونم!
ممنون
دیدگاه