ورود به حساب ثبت نام جدید فراموشی کلمه عبور
برای ورود به حساب کاربری خود، نام کاربری و کلمه عبورتان را در زیر وارد کرده و روی «ورود به سایت» کلیک کنید.





اگر فرم ورود برای شما نمایش داده نمیشود، اینجا را کلیک کنید.









اگر فرم ثبت نام برای شما نمایش داده نمی‌شود، اینجا را کلیک کنید.









اگر فرم بازیابی کلمه عبور برای شما نمایش داده نمی‌شود، اینجا را کلیک کنید.






جهت تبلیغ در وب سایت ECA کلیک کنید.

کاربران برچسب زده شده

نمایش نتایج: از 1 به 3 از 3
  1. #1
    2008/12/07
    3
    0

    بهینه کردن کدهای VHDL

    چطور میشه کدهای VHDL رو از نظر مقدار سخت افزار مورد استفاده و سرعت کلاک بهینه کرد؟
    یک استاد به من گفت بجای برنامه نویسی behavioral ( همون رفتاری خودمون ) باید بصورت RTL بنویسم. اما چطور RTL ؟
    یکی دیگه گفت باید پایپ لاین کنم! یعنی چه ؟ :eek:

    الگوریتم من خیلی ساده و کوتاه است. فقط تعدادی عملیات جمع، ضرب و شرطی داره . :nice:
  2. #2
    2008/02/23
    760
    4

    پاسخ : بهینه کردن کدهای VHDL

    با سلام
    سرعت و گیت مصرف شده در اکثر مواقع با هم در تضاد هستند. حالا اینکه چه مصالحهآ*ای بین این دو برقرار کنید کاملا به صورت مسئله و نیازآ*های آن بر میآ*گردد.
    به صورت خیلی ساده پایپآ*لاین کردن به این معنی است که شما بین قسمتآ*های مختلف مدارتان رجیستر قرار دهید. این رجیسترآ*ها کمک خواهند کرد که طول مسیر بحرانی (critical path) شما کاهش پیدا کند در نتیجه سرعت کلاک بالا رود.
    در مورد پایپآ*لاین کردن هم این موضوع فقط میآ*تواند به افزایش سرعت کلاک کمک کند ولی به این شرط این روش میآ*تواند سرعت کل سیستم شما را بالا ببرد که ورودی شما یک جریانی از دادهآ*ها (stream) باشد نه اینکه یک دیتایی بیاید برود و بعد از مدتی دیتای دیگری وارد شود.
    نکته دیگر اینکه پایپآ*لاین کردن کار پیچیدهآ*ای است و کاملا بستگی به طرح مورد نظر شما دارد. علاوه بر اینکه ممکن است کلا طراحی شما قابلیت پایپآ*لاین شدن را نداشته باشد. بهتر است کمی درباره طراحیآ*تان توضیح دهید تا مشخصآ*تر شود.
    من دوست دارم آزاد فکر کنم، نرمآ*افزارآ* و سختآ*افزارهای آزاد را به کار ببرم و اگر توانستم نرمآ*افزار، سختآ*افزار و محتوای آزاد درست کنم!
  3. #3
    2006/05/04
    كرمانشاه
    344
    2

    پاسخ : بهینه کردن کدهای VHDL

    علاوه بر مسائل مربوط به برنامه نویسی خود ابزار شبیه سازی/سنتز هم میتونه گرایشات مختلفی رو در هر یک از مراحل مختلف در نظر بگیره....این در صورتی هست که از ابزارهای پیشرفته خود شرکتها برای اینکار استفاده کنی.. مثلا Quartus برای FPGA های altera
    به خاطر طبیعت موازی برنامه نویسی HDL مسائل برنامه نویسی اش یه کم پیچیده تر میشه و خیلی از مسائل مثلا مربوط به RTL ش رو هم باید در نظر بگیرید که مانیان گفتند.
    سطح RTL هم تقری به شکل ساده و غیر رسمی میشه گفت همون سطحی است که توی مدار منطقی داریم یعنی باید ریجیسترها و گیتها رو به هم وصل کنی عوض اینکه بگی c=a+b
نمایش نتایج: از 1 به 3 از 3

موضوعات مشابه

  1. نحوه برنامه ریزی و فعال کردن کدهای سانترال
    توسط faterrasa در انجمن تاسيسات الكتريكي
    پاسخ: 0
    آخرين نوشته: 2014/10/30, 09:39
  2. سؤال در مورد لينک کردن فايل هاي vhdl
    توسط englife در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 1
    آخرين نوشته: 2014/07/25, 23:54
  3. روش های بهینه سازی کدهای نوشته شده به زبان c
    توسط eh.sedaghat در انجمن میکروکنترلرهای AVR
    پاسخ: 4
    آخرين نوشته: 2013/08/24, 12:55
  4. سنتز کردن برنامه vhdl در متلب
    توسط t_heidari_elc در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 0
    آخرين نوشته: 2012/07/30, 14:29
  5. کامپایل کردن vhdl در dxp
    توسط mokhche در انجمن PLD , SPLD , GAL , CPLD , FPGA
    پاسخ: 7
    آخرين نوشته: 2010/12/20, 20:46

کلمات کلیدی این موضوع

علاقه مندي ها (Bookmarks)

علاقه مندي ها (Bookmarks)

مجوز های ارسال و ویرایش

  • شما نمیتوانید موضوع جدیدی ارسال کنید
  • شما امکان ارسال پاسخ را ندارید
  • شما نمیتوانید فایل پیوست کنید.
  • شما نمیتوانید پست های خود را ویرایش کنید
  •